行读取电路制造技术

本发明专利技术是一种行读取电路，用以对像素阵列中分别通过第一及第二数据线传输的第一及第二像素信号进行取样。行读取电路包括第一及第二取样电路、放大器电路及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的重置电平及数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第二像素信号的重置电平及数据电平进行取样。控制电路控制放大器电路在第一输出期间中输出第一像素信号的重置电平及数据电平，并在第二输出期间中输出第二像素信号的重置电平及数据电平。

【技术实现步骤摘要】

本专利技术是有关于一种行读取(Correlated Double Sampling)电路，且特别是有关 于一种被应用来对多条数据线上传输的像素信号进行取样的行读取电路。
技术介绍
在现有技术中，行读取(Correlated Double sampling)电路可以接收一个像素所输出的信号，并对其进行取样后输出。举例来说，像素所输出的信号包括重置电平及数据电平，行读取电路具有对应的取样电路来分别对像素信号的重置电平及数据电平进行取样。行读取电路还包括放大器电路，用以将取样电路取样得到的电平输出。 传统上，行读取电路的数目需与像素阵列的尺寸对应。举例来说，对尺寸为1600X1200的像素阵列来说，其需要应用1600个行读取电路来分别对其中的1600条数据线上传输的像素信号进行取样。如此将导致行读取电路需占用的电路面积较大的问题。
技术实现思路
本专利技术有关于一种行读取(Correlated Double Sampling)电路，其调整行读取电路的电路结构使得一个行读取电路可被应用来对多条数据线上传输的像素信号进行取样。如此，相较于传统行读取电路，本专利技术相关的行读取电路具有电路面积较小的优点。 根据本专利技术提出一种行读取电路，用以对像素阵列中分别通过第一及第二数据线传输的第一及第二像素信号进行取样。行读取电路包括第一及第二取样电路、放大器电路及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的第一重置电平及第一数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第二像素信号的第二重置电平及第二数据电平进行取样。控制电路还用以控制放大器电路在第一输出期间中输出第一取样电路取样的得到的第一取样重置电平及第一取样数据电平，并在第二输出期间中输出第二取样电路取样得到的第二取样重置电平及第二取样数据电平。 根据本专利技术提出一种行读取电路，用以对像素阵列中分别通过第一及第二数据线传输的第一及第二像素信号进行取样。行读取电路包括放大器电路、控制电路、第一及第二取样电路。第一取样电路包括第一及第二取样电容，第二取样电路包括第三及第四组电容，第一至第四取样电容的第一端接收第一参考电压。控制电路包括第一至第四组开关。第一组开关用以在第一取样期间将具有重置电平及数据电平的第一像素信号分别提供至第一及第二取样电容的第二端。第二组开关用以在第二取样期间将具有重置电平及数据电平的第二像素信号分别提供至第三及第四取样电容的第二端。第三组开关用以在第一输出期间耦接第一及第二取样电容的第二端至放大器电路，以输出第一像素信号的重置电平及数据电平。第四组开关用以在第二输出期间耦接第三及第四取样电容的第二端至放大器电路，以输出第二像素信号的重置电平及数据电平。 根据本专利技术提出种行读取电路，用以对像素阵列中分别通过第一及第二数据线传 输的第一及第二像素信号进行取样。行读取电路包括放大器电路、控制电路、第一及第二取样电路。第一取样电路包括第一及第二取样电容，第二取样电路包括第三及第四取样电容。 控制电路包括第一至第四组开关。第一组开关用以在第一取样期间将具有重置电平及具有 数据电平的第一像素信号分别提供至第一及第二取样电容的第一端。第二组开关用以在第 二取样期间将具有重置电平及具有数据电平的第二像素信号分别提供至第三及第四取样 电容的第一端。第三组开关用以在第一输出期间耦接第一及第二取样电容的第二端至放大 器电路，以输出第一像素信号的重置电平及数据电平。第四组开关用以在第二输出期间耦 接第三及第四取样电容的第二端至放大器电路，以输出第二像素信号的重置电平及数据电 平。附图说明 为让本专利技术的上述内容能更明显易懂，下面将配合附图对本专利技术的较佳实施例作 详细说明，其中 图1绘示应用本专利技术实施例的行读取电路的影像感测装置的方块图。 图2绘示依照本专利技术第一实施例的行读取电路的电路图。 图3绘示了图2的行读取电路的相关信号波形图。 图4绘示依照本专利技术第二实施例的行输出电路的电路图。 图5绘示乃图4的行输出电路的相关信号波形图。具体实施例方式本实施例的行读取(Correlated Double Sampling)电路通过时序控制的方式来 使一个行读取电路可对多条数据线上的像素信号进行取样。 本实施例的行读取电路用以对像素阵列中分别通过第一及第二数据线传输的第 一像素信号及第二像素信号进行取样。行读取电路包括第一取样电路、第二取样电路、放大 器电路及控制电路。控制电路用以在第一取样期间中控制第一取样电路对第一像素信号的 第一重置电平及第一数据电平进行取样，并用以在第二取样期间中控制第二取样电路对第 二像素信号的第二重置电平及第二数据电平进行取样。控制电路还用以控制放大器电路在 第一输出期间中输出第一取样电路取样得到的第一取样重置电平及第一取样数据电平，并 在第二输出期间中输出第二取样电路取样得到的第二取样重置电平及第二取样数据电平。 第一实施例 请参照图1，其绘示应用本专利技术实施例的行读取电路的影像感测装置的方块图。影 像感测装置1包括像素阵列12、列解码器(Row Decoder) 14、行解码器(ColumnDecoder) 16、 时序控制器(Timing Controller) 18、行读出模块20、偏压电路22及输出处理器24。 像素阵列12例如为具有尺寸MXN的互补式金属氧化物半导体 (ComplementaryMetal Oxide Semiconductor, CMOS)像素阵列，其用以感应产生尺寸为 MXN像素的感测影像，其中M与N均为大于1的自然数。像素阵列12受控于列解码器14、 行解码器16、时序控制器18及偏压电路22，其产生的感测影像可通过数据线SL1 SLM、行 读出模块20及输出处理器24输出。 在本实施例中，行读出模块20包括K个行读出电路20J 20J(，其用以对像素阵 列12中M行像素进行读出操作，K为小于M的自然数。于一较佳实施例中，K 二M/2，亦即，各行读出电路20_1 20_K用以检测两行像素上各像素的像素信号。 由于各行读出电路20_1 20_1(的操作实质上相似，接下来仅以一个读出电路20_ i读取数据线SLx上传输的像素信号PI及数据线SLy上传输的像素信号P2的操作为例作 说明，其中i为小于或等于K的自然数，x与y为小于或等于M的自然数；在本例中，数据线 SLx及SLy为彼此相邻的数据线。 请参照图2及图3，图2绘示依照本专利技术第一实施例的行读取电路的电路图，图3 绘示图2的行读取电路的相关信号波形图。行读取电路20」包括取样电路202、204、控制 电路206及放大器电路208。取样电路202包括取样电容CI及C2，取样电路204包括取样 电容C3及C4。取样电容C1 C4的一端接收参考电压Vrl，另一端耦接至控制电路206。 控制电路206包括开关SW1及SW2，开关SW1及SW2的第一输入端分别耦接至取样 电容Cl及C2，第二输入端用以接收像素信号Pl 。开关SW1受控于控制信号Sl在子取样期 间TS1中导通，以提供像素信号Pl至取样电容Cl。此时像素信号Pl具有重置电平LS1，如 此取样电容Cl取样得到重置电平LSI相对于参考电压Vrl的取样电压VI。开关SW2本文档来自技高网...

【技术保护点】
一种行读取电路，用以对一像素阵列中通过一第一数据线传输的一第一像素信号及通过一第二数据线传输的一第二像素信号进行取样，该行读取电路包括：一第一取样电路及一第二取样电路；一放大器电路；以及一控制电路，用以在一第一取样期间中控制该第一取样电路对该第一像素信号的一第一重置电平及一第一数据电平进行取样，并用以在一第二取样期间中控制该第二取样电路对该第二像素信号的一第二重置电平及一第二数据电平进行取样；其中，该控制电路还用以控制该放大器电路在一第一输出期间中输出该第一取样电路取样所得到的一第一取样重置电平及一第一取样数据电平，并在一第二输出期间中输出该第二取样电路取样所得到的一第二取样重置电平及一第二取样数据电平。

【技术特征摘要】
一种行读取电路，用以对一像素阵列中通过一第一数据线传输的一第一像素信号及通过一第二数据线传输的一第二像素信号进行取样，该行读取电路包括一第一取样电路及一第二取样电路；一放大器电路；以及一控制电路，用以在一第一取样期间中控制该第一取样电路对该第一像素信号的一第一重置电平及一第一数据电平进行取样，并用以在一第二取样期间中控制该第二取样电路对该第二像素信号的一第二重置电平及一第二数据电平进行取样；其中，该控制电路还用以控制该放大器电路在一第一输出期间中输出该第一取样电路取样所得到的一第一取样重置电平及一第一取样数据电平，并在一第二输出期间中输出该第二取样电路取样所得到的一第二取样重置电平及一第二取样数据电平。2. 根据权利要求1所述的行读取电路，其特征在于该第一及该第二取样电路分别包括一第一取样电容及一第二取样电容，分别用以在该第一取样期间的一第一子期间对该第一重置电平进行取样，及用以在该第一取样期间的一第二子期间对该第一数据电平进行取样；及一第三取样电容及一第四取样电容，分别用以在该第二取样期间的一第三子期间对该第二重置电平进行取样，及用以在该第二取样期间的一第四子期间对该第二数据电平进行取样。3. 根据权利要求2所述的行读取电路，其特征在于该控制电路包括一第一开关及一第二开关，第一输入端耦接至该第一数据线，第二输入端分别耦接至该第一取样电容的一端及该第二取样电容的第一端，该第一及该第二开关分别于该第一及该第二子期间导通；及一第三开关及一第四开关，第一输入端耦接至该第二数据线，第二输入端分别耦接至该第三取样电容的一端及该第四取样电容的第一端，该第三及该第四开关分别于该第三及该第四子期间导通。4. 根据权利要求3所述的行读取电路，其特征在于该放大器电路包括一第一放大器及一第二放大器；该控制电路还包括一第五开关及一第六开关，第一输入端分别耦接至该第一及该第二放大器的输入端，第二输入端接收一参考电压，该第五及该第六开关用以在一重置期间中提供该参考电压至该第一及该第二放大器的输入端；该重置期间触发于该第一及该第二输出期间之前，且该重置期间、该第一及该第二输出期间相互错开。5. 根据权利要求4所述的行读取电路，其特征在于该控制电路还包括一第七开关及一第八开关，第一输入端分别耦接至该第一及该第二取样电容的第一端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第七及该第八开关于该第一输出期间导通；及一第九开关及一第十开关，第一输入端分别耦接至该第三及该第四取样电容的第一端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第九及该第十开关于该第二输出期间导通。6. 根据权利要求4所述的行读取电路，其特征在于该控制电路还包括 一第七开关及一第八开关，第一输入端分别耦接至该第一及该第二取样电容的第二端，第二输入端分别耦接至该第一及该第二放大器的输入端，该第七及该第八开关于该第 一输出期间导通；及一第九开关及一第十开关，第一输入端分别耦接至该第三及该第四取样电容的第二 端，第二输入端分别耦接至该第一及该第放大器的输入端，该第九及该第十开关于该第二 输出期间导通。7. 根据权利要求6所述的行读取电路，其特征在于该第五及该第七开关还在该第一子期间中导通，以提供该参考电压至该第一取样电容 的第二端；该第六及该第八开关更在该第二子期间中导通，以提供该参考电压至该第二取样电容 的第二端；该第五及该第九开关更在该第三子期间中导通，以提供该参考电压至该第三取样电容 的第二端；及该第六及该第十开关还在该第四子期间中导通，以提供该参考电压至该第四取样电容 的第二端。8. 根据权利要求6所述的行读取电路，其特征在于该控制电路还包括 一第十一开关，用以在一第一电平移位期间中使该第一及该第二取样电容的第一端具有相同的电压电平；及一第十二开关，用以在一第二电平移位期间中使该第三及该第四取样电容的...

【专利技术属性】
技术研发人员：周国煜，
申请(专利权)人：联咏科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]