形成半导体器件的精细图案的方法技术

本发明专利技术提供一种形成半导体器件的精细图案的方法，其中单元阵列区域内形成的多个导线和将导线连接到外围电路的接触垫整体形成。此方法中，在包括待蚀刻膜的衬底上单元块内形成均包括沿第一方向延伸的第一部分和与第一部分整体形成并沿第二方向延伸的第二部分的多个模型掩模图案。在衬底上形成覆盖每个模型掩模图案的侧壁和上表面的第一掩模层。通过部分去除第一掩模层形成第一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区域。第一掩模层的第一区域位于多个模型掩模图案中相邻模型掩模图案之间而覆盖相邻模型掩模图案的侧壁，而第一掩模层的第二区域覆盖多个模型掩模图案的侧壁与模型掩模图案块的最外侧壁对应的部分。

【技术实现步骤摘要】

本专利技术主要涉及半导体器件，并更特别地涉及半导体器件的制造。
技术介绍
在半导体器件的单元阵列区域中，沿预定方向配置用于定义单位单元(unit cell)的多个导线，例如多个字线和多个位线。图1是传统NAND闪存器件的存储单元阵列100以及X-解码器110和 Y-解码器120的框图，NAND闪存器件是一种非易失性存储器件，X-解码器 110和Y-解码器120是存储单元阵列100的外围电路。图2是存储单元阵列 100的结构的电路图。参照图1和图2,传统NAND闪存器件包括存储单元阵列100，存储单 元阵列100包括多个存储单元块(block) IOOA，每个存储单元块由多个存 储单元构成。X-解码器110选择存储单元块100A的字线WLQ、 WLi至WLm-! 及WLm，而Y-解码器120选择存储单元块100A的位线BLQ、 BL!至BL^ 及BU。 Y-选通单元(Y-gating) 130与Y-解码器120连接，并指定存储单元 阵列100的位线路径。存储单元阵列100的每个存储单元块100A包括在位线BLQ、 BLi至 BLw、 BLn之间形成的多个单元串(cell string )10与公共源线(common source line) CSL。每个单元串10包括串联连接的多个存储单元12。包括在一个单 元串10内的存储单元12的栅电极分别连接到字线WLo、 WL!至WLm.!及 WLm。与地选择线(ground selection line ) GSL连接的地选择晶体管14设置 在每个单元串10的一端，并且与串选择线(string selection line) SSL连接 的串选择晶体管16设置在每个单元串10的另一端。地选择晶体管14和串 选捧晶体管16控制存储单元12与位线BU、 BL^至BU4、 BL。和公共源线 CSL之间的电连接。穿过单元串10与每个字线WLo、 WI^至WLm-!及WLm 连接的存储单元12形成页单元或字节单元(byteunit)。在图1和图2的NAND闪存器件中，为了通过选取预定存储单元进行读操作或写操作，通过使用X-解码器110和Y-解码器120选择字线WL0、 WL!至WLw及WLm和位线BLQ、 至BLw及BLn来选取预定存储单元。 由于NAND闪存器件具有多个存储单元串联连接的结构，因此NAND 闪存器件具有高集成度。但是，近来为了减小芯片尺寸要求进一步减小 NAND闪存器件的设计规则。此外，随着设计规则减小，构成NAND闪存 器件所需的图案的最小间距也大大地减小了 。为了实现满足减小的设计规则 的微细图案，采用了各种形成图案的方法。特别地，为了实现仅利用目前光 刻技术提供的曝光设备和曝光技术难于实现的NAND闪存器件的单元阵列 结构，已经提出利用超越传统光刻技术限制的微细间距重复形成多个图案的 双重图案化技术。在传统NAND闪存器件中，用于将字线WLo、 WL!至WL^及WLm连 接到X-解码器110的接触垫是与字线WLQ、 WL!至WLw及WLm整体形成 的。当形成字线WLo、 WL!至WLm.,及WLm的同时形成接触垫。因此，当 使用双重图案化技术形成字线WLG、 WL,至WLw及WLm时，也进行修整 工艺，用以去除在连接到外围电路的接触垫的周围不需要形成的精细图案的 不需要部分。同样的修整工艺也应用于将位线BLo、 BL!至BL^及BLn连接 到Y-解码器120的接触垫是与位线BLo、 BL,至BL^及BU整体形成的情 况。但是，在这样的传统NAND闪存器件中，连接到字线和位线、用于外 围电路连接的接触垫的配置是精细和复杂的，并因此，用于这个修整工艺的 掩模图案的布局是复杂的。特别地，根据近来市场需要，NAND闪存器件的 设计规则大大地减小，并且构成NAND闪存器件的字线和位线的图案尺寸 也正变得更加精细，相应地，连接到字线和位线、用于外围电路连接的接触 垫的配置变得甚至更加精细和复杂。因此，用于修整工艺的掩模图案的布局 也是精细和复杂的。此外，由于通过双重图案化技术形成的精细图案之间的 间距很小，因此当形成用于修整的掩模图案时，通过双重图案化形成的精细 图案与掩模图案之间的对准误差的容限是非常严格的。因此，由于在进行对 准工艺期间产生的未对准可能性以及由于在蚀刻工艺中使用的各种参数，在 修整工艺后可能产生如在必要区域移除图案或产生不必要图案形状的问题。
技术实现思路
9本专利技术提供一种，其中，在用于限定 半导体器件的单元阵列区域的导线是与将导线连接到外围电路的接触垫整体形成时，通过简化用于去除不必要部分的修整工艺，根据减小的设计规则， 能够以各种间距形成高密度设计的精细传导图案。根据本专利技术的 一个方面，提供一种。 在这个方法中，首先，通过在包括待蚀刻膜的衬底上单元块内配置彼此平行 的多个模型掩模图案形成模型掩模图案块，其中每一个模型掩模图案包括沿 第一方向延伸的第一部分和与第一部分整体形成且沿不同于第一方向的第 二方向延伸的第二部分。然后，在衬底上形成覆盖多个模型掩模图案中每一 个的侧壁和上表面的第一掩模层。之后，通过部分地去除第一掩^f莫层形成第 一掩模图案，从而保留第一掩模层的第一区域并去除第一掩模层的第二区 域，第 一掩模层的第 一 区域通过位于多个模型掩模图案中相邻模型掩模图案 之间而覆盖相邻模型掩模图案的侧壁，并且第 一掩模层的第二区域覆盖所述 多个模型掩模图案的部分侧壁，所述部分与所述模型掩模图案块的最外侧壁 相对应。第一掩模层可以包括通过位于相邻模型掩模图案之间而覆盖相邻模型 掩模图案的侧壁的两个垂直延伸部以及在两个垂直延伸部之间在待蚀刻膜 上形成的水平延伸部，从而将两个垂直延伸部彼此连接。在一个实施例中，第一掩模图案的形成包括在形成所述第一掩模层后， 通过回蚀刻所述第一掩模层去除所述水平延伸部，形成覆盖所述多个模型掩 模图案的侧壁的多个掩模间隔物；形成间隙填充保护膜，所述间隙填充保护 膜填充位于所述相邻模型掩模图案之间的相邻掩模间隔物之间的间隙；去除 没有被所述间隙填充保护膜覆盖的部分所述多个掩模间隔物；以及去除所述 间隙填充保护膜。在另一个实施例中，在形成第一掩模层后，在多个才莫型掩才莫图案中的相 邻模型掩模图案之间的水平延伸部上形成凹槽，所述凹槽具有均由与第一掩 模层的水平延伸部连接的两个垂直延伸部定义的宽度。在本实施例中，第一 掩模图案的形成可以包括在形成第一掩模层后，形成通过位于两个相邻模 型掩模图案之间而填充凹槽的间隙填充保护膜；去除没有被间隙填充保护膜 覆盖的部分第一掩模层；以及去除间隙填充保护膜。在本实施例中，所述方 法可还包括去除间隙填充保护膜后，去除第一掩模层的水平延伸部，从而在与水平延伸部中每一个连接的相邻垂直延伸部之间暴露待蚀刻膜。在另一个实施例中，在形成第一掩模层后，在多个模型掩模图案中的相 邻模型掩模图案之间的水平延伸部上可以形成凹槽，所述凹槽具有均由与第 一掩模层的水平延伸部连接的两个垂直延伸部定义的宽度。在本实施例中，第一掩模图案的形成包括在形成第一掩模层后，形成通过位于两个相邻模 型掩模图案之间而填充凹槽的间隙填充保护膜；去除没有被间隙填充保护膜 覆盖的部分第一掩模层；当间隙填充保护膜保留在凹本文档来自技高网...

【技术保护点】
一种形成半导体器件的精细图案的方法，所述方法包括：　通过在包括待蚀刻膜的衬底上在单元块内配置彼此平行的多个模型掩模图案形成模型掩模图案块，其中每一个所述模型掩模图案包括沿第一方向延伸的第一部分和与所述第一部分整体形成且沿不同于所述第一 方向的第二方向延伸的第二部分；　在所述衬底上形成覆盖所述多个模型掩模图案中每一个的侧壁和上表面的第一掩模层；以及　通过部分地去除所述第一掩模层形成第一掩模图案，从而保留所述第一掩模层的第一区域并去除所述第一掩模层的第二区域，其中 所述第一掩模层的所述第一区域通过位于所述多个模型掩模图案中相邻模型掩模图案之间而覆盖所述相邻模型掩模图案的侧壁，并且所述第一掩模层的所述第二区域覆盖所述多个模型掩模图案的部分侧壁，所述部分侧壁与所述模型掩模图案块的最外侧壁相对应。

【技术特征摘要】
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【专利技术属性】
技术研发人员：沈载煌，朴尚容，李宁浩，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：KR[韩国]