半导体封装基板及其制法制造技术

一种半导体封装基板及其制法，该半导体封装基板包括：基板本体，至少一表面具有多个电性连接垫；多个导电柱，分别完全包覆各该电性连接垫；以及绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱；从而可缩小导电柱之间的间距、避免产生应力集中、避免底部填充材料造成溢流、以及降低封装高度。

【技术实现步骤摘要】

本专利技术涉及一种半导体封装基板及其制法，特别是涉及一种形成 有导电柱的半导体封装基板及其制法。
技术介绍
在现行覆晶(Flip Chip)技术中，于集成电路(IC)的半导体芯片的主 动面上具有电极垫，而有机电路板亦具有相对应该电极垫的电性连接 垫，于该半导体芯片的电极垫与电路板的电性连接垫之间形成有焊锡 结构或其他导电粘着材料，该焊锡结构或导电粘着材料提供该半导体 芯片以及电路板之间的电性连接以及机械性的连接，相关制造工艺即 如图1A至图1F所示。请参阅图1A，首先，提供一表面具有多个电性连接垫lll及线路 112的电路板11。请参阅图1B，接着于该形成有电性连接垫111的电路板11表面上 以印刷、旋涂或贴合形成一绝缘保护层12，并通过图案化工艺于该绝 缘保护层12中形成开孔120以露出部分该电性连接垫111的上表面。请参阅图1C，在该绝缘保护层12及开孔120表面形成有一导电 层13,该导电层13主要作为后述电镀焊锡材料所需的电流传导路径。请参阅图1D，接着于该电路板11上形成一阻层14，并经图案化 工艺，以于该阻层14中形成开孔140并露出该绝缘保护层开孔120。请参阅图1E，再对该电路板11进行电镀(Electroplating)工艺，通 过该导电层13具导电特性，从而在进行电镀时作为电流传导路径，以 在该阻层开孔140及绝缘保护层开孔120中形成一导电柱15，且该导 电柱15顶缘突出于该绝缘保护层开孔120，并在阻层开孔140中形成 侧缘151。请参阅图1F，移除该阻层14及其所覆盖的导电层13，使该导电 柱15于该绝缘保护层12表面形成凸出的侧缘151。但是，上述现有制法中，该绝缘保护层开孔120的尺寸及该阻层开孔140的尺寸皆十分微细， 一般约50,-60,，故对位极为不易， 为使该阻层开孔140可与该绝缘保护层开孔120对位，通常将该阻层 开孔140的尺寸加大，藉以降低对位的困难度及提高工艺对位准确度， 而当绝缘保护层开孔120孔径更小时，受限于机台精度，阻层开孔140 的尺寸亦可能加大至绝缘保护层开孔120的两倍。但是，加大该阻层开孔140的尺寸，导致该导电柱15的顶面产生 侧缘151，使各该导电柱15之间的间距必须加大，如此即无法于该导 电柱15顶面上形成细间距的预焊锡凸块。且该导电柱15的侧缘151是凸出于该绝缘保护层12表面，容易 因温度变化及CTE(coefficient of thermal expansion)差异产生应力，并集 中于该导电柱15与侧缘151之间，而出现破坏的情况。因此，如何提出一种半导体封装电路板及其制法，以形成细间距 的导电柱，实已成为目前业界亟待克服的难题。
技术实现思路
鉴于上述的缺陷，本专利技术的一目的是提供一种半导体封装基板及 其制法，以于基板本体的电性连接垫上形成细间距的导电柱。本专利技术的又一目的是提供一种半导体封装基板及其制法，以避免 产生应力集中的情况。本专利技术的再一目的是提供一种半导体封装基板及其制法，以限制 底部填充材料的流动位置。本专利技术的另一目的是提供一种半导体封装基板及其制法，以降低 封装后的整体厚度。为达到上述及其他目的，本专利技术提出一种半导体封装基板，包括: 基板本体，至少一表面具有多个电性连接垫及多条线路；多个导电柱， 分别完全包覆各该电性连接垫；以及绝缘保护层，形成于该基板本体 表面，且具有显露部以露出该导电柱。该基板本体表面还包括有介电层，于该介电层表面具有该电性连 接垫及线路，且于该基板本体的介电层与电性连接垫，以及介电层与 线路之间具有一导电层。本专利技术还提供一种半导体封装基板的制法，包括提供至少一表 面具有多个电性连接垫及多条线路的基板本体；于各该电性连接垫表 面上形成有一导电柱，使该导电柱完全包覆该电性连接垫的顶面及侧 表面；以及于该基板本体表面形成一绝缘保护层，且该绝缘保护层表 面形成显露部，以通过该显露部露出该导电柱。该电性连接垫及线路的制造工艺包括提供一表面具有介电层的基板本体；于该介电层表面形成一导电层；于该导电层上形成一第一 阻层，且于该第一阻层中形成多个开口以露出部分的导电层；以及于 所述开口中电镀形成该电性连接垫及线路。该导电柱的制造工艺包括移除该第一阻层；于该导电层上形成 有一第二阻层，且于该第二阻层中对应该电性连接垫位置形成有开孔， 以完全露出该电性连接垫的顶面及侧表面；以及于所述开孔中的电性 连接垫表面形成该导电柱；还包括移除该第二阻层及其所覆盖的导电 层。上述的半导体封装基板及其制法中，该显露部为多个未贯穿该绝 缘保护层的凹部，从而以各别露出各该导电柱的顶面及其周围侧表面； 或该显露部为多个贯穿该绝缘保护层的开孔，并露出该基板本体部分 表面，从而以对应完全露出各该导电柱的顶面及侧表面；或该显露部 为一未贯穿该绝缘保护层的凹陷区，以露出各该导电柱的顶面及其周 围侧表面；或该显露部为一贯穿该绝缘保护层的开槽，并露出该基板 本体部分表面，以完全露出各该导电柱的顶面及侧表面。本专利技术的半导体封装基板及其制法，该导电柱的顶端无现有的侧 缘，而可避免产生应力集中，且该导电柱完全包覆在该电性连接垫的 顶面及侧表面，得有较佳的结合强度以避免破坏，且该电性连接垫的 宽度与一般线路层的线宽相近，既使该导电柱完全包覆该电性连接垫， 该导电柱的尺寸亦小于现有具侧缘的导电柱，而得以形成细间距的导 电柱；之后还于该基板本体表面形成该绝缘保护层，且该绝缘保护层 表面形成一显露部，而该显露部为多个凹部、多个开孔、 一凹陷区或 一开槽以露出所述导电柱的顶面及其周围侧表面，从而于形成该导电 柱后再形成该绝缘保护层，从而可避免现有制造工艺中先形成绝缘保 护层再电镀形成导电柱，因阻层与绝缘保护层之间开孔对位问题，导致该导电柱顶端于绝缘保护层表面形成侧缘，使得该导电柱之间的间 距无法縮小；并可通过该凹部、开孔、凹陷区或开槽限制该底部填充材料的流动位置以避免产生溢胶的情况；又得通过该凹部、开孔、凹陷区或开槽以降低半导体封装件的整体厚度。 附图说明图1A至图1F为现有嵌埋半导体芯片的制法流程图2A至图2J为本专利技术的嵌埋半导体芯片的基板的制法流程图； 图2J'为图2J的另一实施方式剖视图3A及图3B为本专利技术的嵌埋半导体芯片的基板的制法流程以及图3B'为图3B的另一实施方式剖视图。 主要元件符号说明11、 20基板本体111、 241电性连接垫12绝缘保护层120绝缘保护层开孔13、 22导电层14阻层140阻层开孔15、 26导电柱151侧缘21介电层23第一阻层230第一阻层开口24线路241a、 26a顶面241b、 26b侧表面25第二阻层250第二阻层开口27绝缘保护层270凹部271开孔272凹陷区273开槽28光罩281、 281'不透光区域具体实施例方式以下通过特定的具体实施例说明本专利技术的实施方式，本领域技术 人员可由本说明书所揭示的内容轻易地了解本专利技术的其他优点与功效。第一实施例请参阅图2A至图2J，为本专利技术的半导体封装基板及其制法。请参阅图2A，首先提供至少一表面形成有介电层21的基板本体 20，且于该介电层21上形成一导电层22，该导电层22主要作为后述 电镀金属材料所需的电流传导路径，其可由金属或沉积数层金属层所 构成，如本文档来自技高网...

【技术保护点】
一种半导体封装基板，其特征在于，包括：　基板本体，至少一表面具有多个电性连接垫及多条线路；　多个导电柱，分别完全包覆各该电性连接垫；以及　绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱。

【技术特征摘要】
1、一种半导体封装基板，其特征在于，包括基板本体，至少一表面具有多个电性连接垫及多条线路；多个导电柱，分别完全包覆各该电性连接垫；以及绝缘保护层，形成于该基板本体表面，且具有显露部以露出该导电柱。2、 根据权利要求1所述的半导体封装基板，其特征在于该基板 本体表面还包括有介电层，于该介电层表面具有该电性连接垫及线路。3、 根据权利要求2所述的半导体封装基板，其特征在于还包括 该基板本体的介电层与电性连接垫之间具有一导电层，以及介电层与 线路之间具有一导电层。4、 根据权利要求1所述的半导体封装基板，其特征在于该显露 部为多个未贯穿该绝缘保护层的凹部，以对应露出各该导电柱的顶面 及其周围侧表面。5、 根据权利要求1所述的半导体封装基板，其特征在于该显露 部为多个贯穿该绝缘保护层的开孔，并露出该基板本体部分表面，以 对应完全露出各该导电柱的顶面及侧表面。6、 根据权利要求l所述的半导体封装基板，其特征在于该显露 部为一未贯穿该绝缘保护层的凹陷区，以露出各该导电柱的顶面及其 周围侧表面。7、 根据权利要求1所述的半导体封装基板，其特征在于该显露 部为一贯穿该绝缘保护层的开槽，并露出该基板本体部分表面，以完 全露出各该导电柱的顶面及侧表面。8、 一种半导体封装基板的制法，其特征在于，包括提供至少一表面具有多个电性连接垫及多条线路的基板本体；于各该电性连接垫表面上形成有一导电柱，使该导电柱完全包覆 该电性连接垫的顶面及侧表面；以及于各该基板本体表面形成一绝缘保护层，且该绝缘保护层表面形 成显...

【专利技术属性】
技术研发人员：胡文宏，
申请(专利权)人：全懋精密科技股份有限公司，
类型：发明
国别省市：71[中国|台湾]