储存装置、控制器及其数据存取方法制造方法及图纸

本发明专利技术提出一种储存装置，其控制器包括错误校正模块与数据扰乱模块。错误校正模块用以对欲储存至储存装置的闪存模块的数据包进行错误校正编码以产生包含数据包与对应数据包的错误校正码的序列数据码，其中数据包包括记录写入数据的数据区与记录关于数据包的数据的备用区。数据扰乱模块用以将序列码进行转换以产生非序列数据码，其中数据区与备用区的数据和错误校正码是分散于该非序列数据码中。基此，能够有效地将数据包的数据分散，以提升数据的安全性。

【技术实现步骤摘要】

本专利技术涉及一种储存装置，特别是涉及 一种于闪存中能够安全地储存 数据的储存装置、其控制器及其数据存取方法。
技术介绍
数字相机、手机相机与MP3在这几年来的成长十分迅速，使得消费者 对储存媒体的需求也急速增加。由于闪存(Flash Memory)具有数据非易 失性、省电、体积小与无机械结构等的特性，适合可携式应用，最适合使 用于这类可携式由电池供电的产品上。存储卡就是一种以NAND闪存作为储 存媒体的储存装置。由于存储卡体积小容量大且携带方便，所以已广泛用 于个人重要数据的储存。因此，近年闪存产业成为电子产业中相当热门的 一环。传统上，闪存控制器的固件码会以闪存控制器内的可程序只读存储器 来储存，并且于闪存控制器运作时加载闪存控制器内的静态随机存取存储 器来执行。为了能够缩小储存装置的尺寸且能够更方便更新/修改固件码， 目前已发展出将固件码直接储存在储存装置的闪存中且于控制器欲运作时 再加载至控制器的技术。然而，倘若闪存与闪存控制器之间的数据传输无 进行编码时，则固件码可能会轻易地受到破解。因此，有其需要一种在闪 存中具安全性的数据存取方法。
技术实现思路
本专利技术提供一种储存装置，其能够所储存的数据码具备安全性。 本专利技术提供一种控制器，其能够使所储存的数据码具备安全性。 本专利技术提供一种数据存取方法，其能够使所储存的数据码具备安全性。 本专利技术提出一种储存装置，其包括闪存模块、控制器与连接接口。闪 存模块用以储存数据。控制器耦接至闪存模块并且用以对闪存模块进行存 取。控制器包括错误校正模块与数据扰乱模块。错误校正模块用以对欲储存至该闪存模块的数据包(data packet)进行错误校正编码以产生包含数 据包与对应数据包的错误校正码的序列数据码，并且依据错误校正码对数 据包进行错误校正，其中数据包包括记录写入数据的数据区与记录关于数 据包的数据的备用区。数据扰乱模块用以将序列码进行转换以产生非序列 数据码，并且将非序列数据码反转换为序列数据，其中数据区与备用区的 数据和错误校正码是分散于该非序列数据码中。连接接口耦接控制器并且 用以连4妾主才几。在本专利技术的一实施例中，上述的数据扰乱模块包括数据扰乱单元与对 映緩冲器单元。数据扰乱单元用以将序列数据码分为多个子序列数据码并 且将每一子序列数据码中至少两个字节中的数据进行对调以产生包括多个 子非序列数据码的非序列数据码，并且用以将子非序列数据码进行反对调 以还原子序列数据码。对映緩沖器单元用以将非序列数据码以每一子非序 列数据码为单位传送至闪存中，并且用以将从闪存模块中接收的非序列数 据码以对映每一子非序列数据码为单位传送至数据扰乱单元。在本专利技术的一实施例中，上述的数据扰乱模块还包括加解密单元，用 以对序列数据码进行加密与解密。在本专利技术的一实施例中，上述的错误校正模块以一非顺序方式对数据 包的每一字节进行错误校正编码。在本专利技术的一实施例中，上述的闪存模块为SLC (Single Level Cell) NAND闪存冲莫块或MLC (Multi Level Cell) NA冊闪存模块。在本专利技术的一实施例中，上述的连接接口为PCI Express接口 、 USB接 口、 IEEE 1394接口、 SATA接口、 MS接口、 MMC接口、 SD接口、 CF接口或 IDE接口 。本专利技术提出一种控制器，其适用于具有闪存模块的储存装置，此控制 器包括错误校正模块与数据扰乱模块。错误校正模块用以对欲储存至该闪 存模块的数据包进行错误校正编码以产生包含数据包与对应数据包的错误 校正码的序列数据码，并且依据错误校正码对数据包进行错误校正，其中 数据包包括记录写入数据的数据区与记录关于数据包的数据的备用区。数 据扰乱模块用以将序列码进行转换以产生非序列数据码，并且将非序列数 据码反转换为序列数据，其中数据区与备用区的数据和错误校正码是分散 于该非序列数据码中。在本专利技术的 一 实施例中，上述的数据扰乱模块包括数据扰乱单元与对 映緩沖器单元。数据扰乱单元用以将序列数据码分为多个子序列数据码并 且将每一子序列数据码中至少两个字节中的数据进行对调以产生包括多个 子非序列数据码的非序列数据码，并且用以将子非序列数据码进行反对调 以还原子序列数据码。对映緩冲器单元用以将非序列数据码以每一子非序 列数据码为单位传送至闪存中，并且用以将从闪存模块中接收的非序列数 据码以对映每一子非序列数据码为单位传送至数据扰乱单元。在本专利技术的一实施例中，上述的数据扰乱模块还包括加解密单元，用 以对序列数据码进行加密与解密。在本专利技术的 一 实施例中，上述的错误校正模块以 一非顺序方式对数据 包的每一字节进行错误校正编码。在本专利技术的一实施例中，上述的闪存模块为SLC (Single Level Cell) NAND闪存才莫块或MLC (MuUi Level Cell) NAND闪存才莫块。在本专利技术的一实施例中，上述的储存装置为USB随身盘、快闪存储卡 或固态硬盘。本专利技术提出一种数据存取方法，其适用于闪存模块。此数据存取方法 包括对欲储存至闪存模块的数据包进行错误校正编码以产生包含数据包与 对应数据包的错误校正码的序列数据码，其中数据包包括记录写入数据的 数据区与记录关于该数据包的数据的备用区。此方法还包括将序列数据码 进行转换以产生非序列数据码，其中数据区与备用区的数据和错误校正码 是分散于非序列数据码中。此外，此方法还包括将非序列数据码传送至闪 存模块。在本专利技术的一 实施例中，上述的数据存取方法还包括从闪存模块中读 取非序列数据码，将非序列数据码进行转换以还原序列数据码，以及依据 序列数据码中的错误校正码对序列数据码中的数据包进行错误校正。在本专利技术的一 实施例中，上述的数据存取方法还包括对序列数据码进 行加密解密。在本专利技术的一 实施例中，上述的将序列码进行转换为非序列数据码包 括将序列数据码分为多个子序列数据码，以及将每一子序列数据码中至少 两个字节中的数据进行对调以产生包括多个子非序列数据码的非序列数据码。在本专利技术的 一 实施例中，上述的将非序列数据码传送至闪存模块包括 以每一子非序列数据码为单位将非序列数据码传送至闪存中。在本专利技术的一实施例中，上述的对数据包进行错误校正编码包括以一 非顺序方式对数据包的每一字节进行错误校正编码。本专利技术因采用将所欲传送至闪存模块的数据码进行分散的作运，由此 可使得所传送的数据码无法区分出数据区的数据、备用区的数据或错误校 正码。基此，可有效地提升数据码传输的安全性。为让本专利技术的上述特征和优点能更明显易懂，下文特举较佳实施例， 并配合所附图式，作详细说明如下。附图说明图1是根据本专利技术实施例绘示闪存储存装置的方块图。图2是绘示图1所示数据扰乱模块的方块图。图3是绘示数据扰乱模块转换数据码的范例示意图。图4是根据本专利技术另一实施例绘示控制器的方块图。图5是根据本专利技术另一实施例绘示数据扰乱模块的方块图。图6(a) 、 ((b)是根据本专利技术实施例绘示数据存取方法的流程图。附图符号说明100:闪存储存装置110:闪存模块120:控制器122:错误校正模块124:数据扰乱模块130:连接接口200:主机300:总线202:数据扰乱单元204:对映緩冲器单元120，:控制器402:微处本文档来自技高网...

【技术保护点】
一种储存装置，包括：　闪存模块，用以储存数据；　控制器，耦接至该闪存模块并且用以对该闪存模块进行存取，该控制器包括：　微处理单元；　错误校正模块，耦接至该微处理单元，用以对欲储存至该闪存模块的数据包进行错误校正编码以 产生包含该数据包与对应该数据包的错误校正码的序列数据码，并且依据该错误校正码对该数据包进行错误校正，其中该数据包包括记录写入数据的数据区与记录关于该数据包的数据的备用区；以及　数据扰乱模块，耦接至该微处理单元，用以将该序列数据码进行转 换以产生非序列数据码，并且将该非序列数据码反转换为该序列数据，其中该数据区与该备用区的数据和该错误校正码是分散于该非序列数据码中；以及　连接接口，耦接该控制器并且用以连接一主机。

【技术特征摘要】
1.一种储存装置，包括闪存模块，用以储存数据；控制器，耦接至该闪存模块并且用以对该闪存模块进行存取，该控制器包括微处理单元；错误校正模块，耦接至该微处理单元，用以对欲储存至该闪存模块的数据包进行错误校正编码以产生包含该数据包与对应该数据包的错误校正码的序列数据码，并且依据该错误校正码对该数据包进行错误校正，其中该数据包包括记录写入数据的数据区与记录关于该数据包的数据的备用区；以及数据扰乱模块，耦接至该微处理单元，用以将该序列数据码进行转换以产生非序列数据码，并且将该非序列数据码反转换为该序列数据，其中该数据区与该备用区的数据和该错误校正码是分散于该非序列数据码中；以及连接接口，耦接该控制器并且用以连接一主机。2. 如权利要求1所述的储存装置，其中该数据扰乱模块包括 数据扰乱单元，用以将该序列数据码分为多个子序列数据码并且将每列数 据码的该非序列数据码，并且用以将所述子非序列数据码进行反对调 以还原所述子序列数据码；以及对映緩沖器单元，用以将该非序列数据码以每一子非序列数据码为单 位传送至该闪存中，并且用以将从闪存模块中接收的该非序列数据码以对 映每一子非序列数据码为单位传送至该数据扰乱单元。3. 如权利要求2所述的储存装置，其中该数据扰乱模块还包括加解密 单元，用以对该序列数据码进行加密与解密。4. 如权利要求1所述的储存装置，其中该微处理单元会以一非顺序方 式传送该数据包的每一字节至该错误校正模块来进行错误校正编码。5. 如权利要求1所述的储存装置，其中该闪存模块为SLC NAND闪存模 块或MLC NAND闪存才莫块。6. 如权利要求1所述的储存装置，其中该连接接口为PCI Express接 口、 USB接口、 IEEE 1394接口、 SATA接口、 MS接口、 MMC接口、 SD接口、 CF接口或IDE接口 。7. —种控制器，其适用于具有闪存模块的储存装置，该控制器包括 微处理单元；错误校正模块，耦接至该微处理单元，用以对欲储存至该闪存模块的 数据包进行错误校正编码以产生包含该数据包与对应该数据包的错误校正 码的序列数据码，并且依据该错误校正码对该数据包进行错误校正，其中 该数据包包括记录写入数据的数据区与记录关于该数据包的数据的备用 区；以及数据扰乱模块，耦接至该微处理单元，用以将该序列码进行转换以产 生非序列数据码，并且将该非序列数据码反转换为该序列数据，其中该数 据区与该备用区的数据和该错误校正码是分散于该非序列数...

【专利技术属性】
技术研发人员：郑国义，叶志刚，
申请(专利权)人：群联电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]