【技术实现步骤摘要】
本专利技术涉及多芯片系统级封装，更为具体地，涉及一种多芯片系统封装测试结构及测试方法。
技术介绍
1、目前针对系统级封装模组器件互联，引脚未引出等原因，只能进行系统级测试，对于内部封装的单颗ic测试覆盖率低，封装后模组故障率高；且需要搭配应用程序才能测试。在产品研发阶段，程序成熟度不够，会造成测试方案的多次变更，导致成本增加，开发周期延长。系统级封装模组要实现单颗icft测试覆盖，需要将全部引脚引出，造成引脚增多，测试成本增加；由于封装模组面积增加，造成在产品应用过程中外围线路复杂化，从而导致对外部自动测试机功能的需求更加复杂。
2、此外，在系统封装模组产生问题时，系统级测试无法精准定位问题模块，需要开盖、取片重新焊接或者封装后进行验证，问题分析周期长，分析成本高。
技术实现思路
1、鉴于上述问题，本专利技术的目的是提供一种系统封装测试结构及测试方法，以解决目前的多芯片系统级测试的测试覆盖率低、无法精准定位问题模块、故障率高、程序成熟度不足等问题。
2、本专利技术提供的一种系统封装测试结构，包括：基板、设置所述基板上的处理单元、至少一个以上的待测试功能ic，所述处理单元包括逻辑模块，其中，
3、所述逻辑模块，用于为每个待测试功能ic提供测试程序；
4、所述处理单元通过所述逻辑模块向所述待测试功能ic发送测试指令，并对测试输出的测试电路参数进行处理，获取系统封装测试结果。
5、此外，优选的方案是，所述处理单元还包括自身集成模
6、此外，优选的方案是，在所述基板上设置有上位机接口，所述系统封装测试结构通过所述上位机接口与上位机相连接。
7、此外，优选的方案是，所述处理单元为微控制器，所述微控制器为dac、adc、cmp、pga、timer存储集成在一起的集成结构；其中，
8、所述系统封装测试结构还包括与所述微控制器相连接的晶振，其中，
9、所述晶振通过时钟引脚与所述微控制器相连接，
10、所述晶振，用于向所述微控制器提供高精度频率的时钟信号。
11、此外，优选的方案是，所述微控制器与每个待测试功能ic通过功能ic自检电路、选通电路电连接；或者，
12、所述微控制器与每个待测试功能ic通过外部检测电路电连接。
13、此外，优选的方案是，当所述微控制器与每个待测试功能ic通过功能ic自检电路、选通电路电连接时，
14、在所述微控制器与每个待测试功能ic之间设置有互联接口，其中，
15、所述微控制器通过所述互联接口对每个待测试功能ic发送配置指令。
16、此外，优选的方案是，在每个待测试功能ic上设置有辅助接口，其中，
17、所述微控制器通过所述辅助接口读取输出的测试电路参数。
18、此外，优选的方案是，当所述处理单元为嵌入式处理器时，所述系统封装测试结构还包括与所述嵌入式处理器搭配分立的dac、adc、cmp、pga，以及，与所述嵌入式处理器相连接的动态随机存取存储器、快闪存储器、晶振；其中，
19、所述动态随机存取存储器与所述快闪存储器，用于短时间保存所述晶振反馈给所述嵌入式处理器的电信号；
20、所述晶振通过时钟引脚与所述嵌入式处理器相连接，
21、所述晶振，用于向所述嵌入式处理器提供高精度频率的时钟信号。
22、此外，优选的方案是，所述嵌入式处理器与每个待测试功能ic通过通选ic电连接。
23、本专利技术还提供一种系统封装测试方法，包括：
24、将测试程序写入处理单元的逻辑模块；
25、通过所述处理单元对所述自身集成模块进行自检；
26、自检通过后，通过所述逻辑模块对待测试功能ic进行测试环境配置并通过所述处理单元对所述待测试功能ic进行检测，获取所述待测试功能ic的测试电路参数；
27、将获取的所述待测试功能ic的测试电路参数与标准电路参数进行对比，获取测试测试结果。
28、此外，优选的方案是，在将测试程序写入处理单元的逻辑模块的过程中，
29、通过上位机接口将系统封装测试结构与上位机电连接；
30、通过所述上位机将测试程序经过所述处理单元的通信接口写入所述逻辑模块中。
31、此外，优选的方案是，在通过所述逻辑模块对待测试功能ic进行测试环境配置并通过所述处理单元对所述待测试功能ic进行检测，获取所述待测试功能ic的测试电路参数的过程中，
32、控制所述逻辑模块向待测试功能ic寄存器发送指令，同时向所述待测试功能ic发送进入工作模式的指令；
33、根据发送的指令，将所述待测试功能ic的待测试指标选通至辅助接口；
34、通过所述处理单元读取所述辅助接口的测试电路参数。
35、此外，优选的方案是，在将获取的所述待测试功能ic的测试电路参数与标准电路参数进行对比，获取测试测试结果的过程中，
36、将读取的所述辅助接口的测试电路参数与存储在所述自身集成模块的标准电路参数进行对比；
37、若所述辅助接口的测试电路参数在所述自身集成模块的标准电路参数的范围内，则输出所述辅助接口的电路参数；
38、若所述辅助接口的测试电路参数不在所述自身集成模块的标准电路参数的范围内，则输出错误信息，并将错误信息上传至所述上位机。
39、从上面的技术方案可知，本专利技术提供的系统封装测试结构及测试方法，与现有技术相比，能够取得以下有益效果：
40、1)采用本专利技术提供的测试结构和方法，能够降低ic成本和测试成本；
41、2)采用本专利技术提供的测试结构和方法，能够提高系统封装后单颗ic测试覆盖率及不良探测率；
42、3)采用本专利技术提供的测试结构和方法，能够减少外拉测试引脚，减小产品尺寸，简化后端的应用设计。
43、为了实现上述以及相关目的，本专利技术的一个或多个方面包括后面将详细说明并在权利要求中特别指出的特征。下面的说明以及附图详细说明了本专利技术的某些示例性方面。然而，这些方面指示的仅仅是可使用本专利技术的原理的各种方式中的一些方式。此外，本专利技术旨在包括所有这些方面以及它们的等同物。
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1.一种系统封装测试结构，其特征在于，包括：基板、设置所述基板上的处理单元、至少一个以上的待测试功能IC，所述处理单元包括逻辑模块，其中，
2.如权利要求1所述的系统封装测试结构，其特征在于，
3.如权利要求1所述的系统封装测试结构，其特征在于，
4.如权利要求1所述的系统封装测试结构，其特征在于，
5.如权利要求4所述的系统封装测试结构，其特征在于，
6.如权利要求5所述的系统封装测试结构，其特征在于，
7.如权利要求6所述的系统封装测试结构，其特征在于，
8.如权利要求1所述的系统封装测试结构，其特征在于，
9.如权利要求8所述的系统封装测试结构，其特征在于，
10.一种系统封装测试方法，其特征在于，包括：
11.如权利要求10所述的系统封装测试方法，其特征在于，
12.如权利要求10所述的系统封装测试方法，其特征在于，
13.如权利要求12所述的系统封装测试方法，其特征在于，
【技术特征摘要】
1.一种系统封装测试结构，其特征在于，包括：基板、设置所述基板上的处理单元、至少一个以上的待测试功能ic，所述处理单元包括逻辑模块，其中，
2.如权利要求1所述的系统封装测试结构，其特征在于，
3.如权利要求1所述的系统封装测试结构，其特征在于，
4.如权利要求1所述的系统封装测试结构，其特征在于，
5.如权利要求4所述的系统封装测试结构，其特征在于，
6.如权利要求5所述的系统封装测试结构，其特征在于，...
【专利技术属性】
技术研发人员：臧元鑫，王德信，曾辉，柯于洋，
申请(专利权)人：青岛歌尔微电子研究院有限公司，
类型：发明
国别省市：
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