一种芯片的片上多处理器结构制造技术

一种芯片的片上多处理器结构，属于卫星信号处理技术领域，以解决在现有的卫星导航基带信号处理芯片基带处理芯片存在的软件处理能力低；硬件设计难度大、流片后无法修改设计错误和升级算法等问题。本发明专利技术包括主处理器和多个从处理器，主处理器用于控制从处理器运行或休眠，加载从处理器执行的程序，以及与从处理器进行数据交换；多个从处理器用于根据主处理器发送的控制信号运行或休眠，执行主处理器加载的程序，以及与主处理器进行数据交换。本发明专利技术用于构建卫星导航基带信号处理芯片，完成卫星导航信号的基带处理任务，具体包括信号捕获控制、码环鉴别、码环滤波、载波环鉴别、通道信噪比计算、通道失锁平滑、位同步、伪距观测量提取等信号处理任务。

【技术实现步骤摘要】

本专利技术涉及一种卫星导航基带信号处理芯片的片上多处理器结构，属于卫星信号 处理

技术介绍
卫星导航基带信号处理芯片完成卫星导航信号的基带处理，是卫星导航的核心技 术。卫星导航基带信号处理芯片完成的具体任务包括信号捕获控制、码环鉴别、码环滤波、 载波环鉴别、载波环滤波、通道信噪比计算、通道失锁平滑、位同步、帧同步、伪距观测量提 取、导航电文提取等，上述处理具有运算强度大、运算复杂度高的特点。卫星导航基带信号处理芯片的传统结构由单核处理器与硬件逻辑电路组成，处理 器完成高复杂度、低强度的运算，硬件逻辑电路完成低复杂度、高强度的运算，二者协同完 成卫星导航信号的基带处理。但受(单核)处理器运算性能的限制，在处理的通道数目较 大或处理高动态导航信号时，处理器甚至不能在规定的时限内完成处理任务，无法实现期 望的导航更新率；另外，基于硬件逻辑电路的处理算法的设计难度高，不便于修改和调试， 并且在芯片流片之后，无法修改设计错误或进行算法升级。因此，在现有的卫星导航基带信号处理技术中，基带处理芯片存在的软件处理能 力低；硬件设计难度大、流片后无法修改设计错误和升级算法等问题。
技术实现思路
本专利技术提供了一种芯片的片上多处理器结构，以解决在现有的卫星导航基带信号 处理芯片基带处理芯片存在的软件处理能力低；硬件设计难度大、流片后无法修改设计错 误和升级算法等问题。一种芯片的片上多处理器结构，包括主处理器，用于控制从处理器运行或休眠，加载从处理器执行的程序，以及与从处 理器进行数据交换；多个从处理器，用于根据主处理器发送的控制信号运行或休眠，执行主处理器加 载的程序，以及与主处理器进行数据交换。本专利技术通过多处理器的并行处理结构提高了系统的软件处理能力，降低了单个处 理器的运算压力，保证了系统的导航更新率；多处理器的结构可以将大量硬件逻辑电路改 由基于多处理器系统的软件实现，进一步提高了系统的运算能力；主处理器可以灵活地配 置各个从处理器，为从处理器加载程序，方便了系统的修改和调试，也使在芯片流片之后能 够修改设计错误和进行算法升级。附图说明图1是本专利技术的具体实施方式提供的一种芯片的片上多处理器结构的示意图；图2是本专利技术的具体实施方式提供的从处理器状态控制电路的结构示意图3是本专利技术的具体实施方式提供的动态加载程序接口的结构示意图；图4是本专利技术的具体实施方式提供的高速片上数据传输接口的结构示意图。具体实施例方式本专利技术的具体实施方式提供了一种卫星导航基带信号处理芯片的片上多处理器 结构，包括主处理器和多个从处理器，主处理器用于控制从处理器运行或休眠，加载从处理 器执行的程序，以及与从处理器进行数据交换；多个从处理器用于根据主处理器发送的控 制信号运行或休眠，执行主处理器加载的程序，以及与主处理器进行数据交换。进一步地，相应的主处理器控制从处理器运行或休眠包括主处理器通过从处理器 状态控制电路控制从处理器运行或休眠；相应的主处理器加载从处理器执行的程序包括主 处理器通过动态加载程序接口动态加载从处理器执行的程序，以及对从处理器的程序存储 器进行写保护以防止被误擦写；相应的主处理器与从处理器进行数据交换包括主处理器通 过高速片上数据传输接口与从处理器进行数据交换，以及防止主处理器与从处理器对高速 片上数据传输接口的写冲突。为了更清楚的说明本专利技术的具体实施方式提供的一种芯片的片上多处理器结构， 现结合说明书附图对该结构进行详细说明，如图1所示，这种芯片的片上多处理器结构可 以由主处理器1、从处理器状态控制电路2、动态加载程序接口 3、高速片上数据传输接口 4、 从处理器5组成。主处理器1通过从处理器状态控制电路2控制从处理器5处于休眠或运 行状态，通过动态加载程序接口 3加载从处理器5所执行的程序，以及通过高速片上数据传 输接口 4与从处理器5交换数据。在图1中，主处理器1与从处理器状态控制电路2、动态加载程序接口 3、高速片上 数据传输接口 4通过主处器1的系统总线Main_BUS相连接。从处理器状态控制电路2、动 态加载程序接口 3通过从处理器状态控制信号线Sle印/Rim相连接。从处理器5与动态加 载程序接口 3、高速片上数据传输接口 4通过从处理器5的系统总线Sub_Bus、从处理器复 位信号线Reset、写冲突信号线Conflict相连接。在图2中，从处理器状态控制电路2可以由从处理器状态控制寄存器301组成。从处理器状态控制寄存器301与主处器1的系统总线Main_BUS相连接，被映射到 主处理器1的地址空间，主处理器1通过系统总线Main_BUS写从处理器状态控制寄存器 301 ；在图1中，从处理器状态控制寄存器301的每一位寄存器都通过从处理器状态控制信 号线Sle印/Rim与动态加载程序接口 3相连接；在图3中，进而通过从处理器复位信号线 Reset与从处理器5相连接，从而控制从处理器5的状态。在图3中，动态加载程序接口 3可以由写保护单元401和程序存储器402组成。程序存储器402是双端口 RAM。写保护单元401对输入的主处理器1的系统总线 Main_Bus的写请求Main_Wr_Req、地址线Main_Addr及从处理器状态控制信号线Sle印/Run 进行组合逻辑处理，输出程序存储器写使能Wr_Ena。仅当Main_Wr_Req有效、Main_Addr在 合法地址范围内、Sle印/Run值为Sle印时，Wr_Ena有效，写数据线Main_Wr_Data上的值写 入程序存储器402的Main_Addr所指示的地址上。当连接至从处理器5的从处理器复位线 Reset为高时，从处理器5通过系统总线Sub_Bus的地址线Sub_Addr、读请求Sub_Rd_Req、 读数据线Sub_Rd_Data从程序存储器402读取并执行指令。在图4中，高速片上数据传输接口 4可以由硬件互斥核501、主处理器读使能逻辑 单元502、输出共享数据存储器503和从处理器读使能逻辑单元504组成。输出共享数据存储器503是双端口 RAM。主处理器读使能逻辑单元502对输入的 主处理器1的系统总线Main_Bus的读请求Main_Rd_Req与地址线Main_Addr进行组合逻 辑处理，输出共享数据存储器503的主处理器读使能Main_Rd_Ena，仅当Main_Rd_Req有效、 Main_Addr在合法地址范围内时，Main_Rd_Ena有效，在读数据线Main_Rd_Data上输出共享 数据存储器503的地址线Main_Addr所指示地址上的值。从处理器读使能逻辑单元504对输入的从处理器5的系统总线Sub_Bus的读请求 Sub_Rd_Req与地址线Sub_Addr进行组合逻辑处理，输出共享数据存储器503的从处理器 读使能Sub_Rd_Ena，仅当Sub_Rd_Req有效、Sub_Addr在合法地址范围内时，Sub_Rd_Ena有 效，在读数据线Sub_Rd_Data上输出共享数据存储器503的地址线Sub_Addr所指示地址上 的值。硬件互斥核501对输入的主处理器1的系统总线的Main_Addr、Main_ffr_Req与 从处理器5的系统总线的Sub_Addr、Sub_Wr_Req进行优先级仲裁处理，输出本文档来自技高网...

【技术保护点】
一种芯片的片上多处理器结构，其特征在于，包括：主处理器，用于控制从处理器运行或休眠，加载从处理器执行的程序，以及与从处理器进行数据交换；多个从处理器，用于根据主处理器发送的控制信号运行或休眠，执行主处理器加载的程序，以及与主处理器进行数据交换。

【技术特征摘要】
一种芯片的片上多处理器结构，其特征在于，包括主处理器，用于控制从处理器运行或休眠，加载从处理器执行的程序，以及与从处理器进行数据交换；多个从处理器，用于根据主处理器发送的控制信号运行或休眠，执行主处理器加载的程序，以及与主处理器进行数据交换。2.根据权利要求1所述的多处理器结构，其特征在于，所述主处理器控制从处理器运 行或休眠包括主处理器通过从处理器状态控制电路控制从处理器运行或休眠。3.根据权利要求1所述的多处理器结构，其特征在于，所述主处理器加载从处理器执 行的程序包括主处理器通过动态加载程序接口加载从处理器执行的程序，以及对从处理器 的程序存储器进行写保护以防止被误擦写。4.根据权利要求3所述的多处理器结构，其特征在于，所述动态加载程序接口包括程序存储器，用于存储加载到从处理器上的程序；写保护单元，用于对主处理器的系统总线的写请求、主处理器地址线及从处理器状态 控制信号线进行组合逻辑判断，若主处理器的系统总线的写请求有效、主处理器地址线在 预定范围，则在主处理器写数据线上的值写入程序存储器指示的地址上。5.根...

【专利技术属性】
技术研发人员：冯渊，黄夔夔，那成亮，钟睿，张丽娜，
申请(专利权)人：北京华力创通科技股份有限公司，
类型：发明
国别省市：11[中国|北京]