【技术实现步骤摘要】
本专利技术涉及一种半导体集成电路制造方法，特别是涉及一种改善mv器件漏电的工艺集成方法。
技术介绍
1、28nm高压(hv)工艺是在28hk平台上插入中高压器件即中压器件和高压器件，插入中高压器件后，在同一半导体衬底上会同时集成低压(lv)器件、中压器件和高压器件，例如核心(core)器件或sram器件会采用lv器件，输入输出(io)器件会采用中压器件；lv器件的工作电压达到零点几伏或一点几伏，中压器件的工作电压则达到数伏如8v，中压器件的栅介质层会厚于低压器件的栅介质层；高压器件的工作电压则更高，高压器件的漂移区中通常还需要设置场氧。在集成工艺中，中压器件和core/sram器件共用相同的侧墙(spacer)，如8v的mv和0.9v的core/sram会共用相同的侧墙。因为sram的步进(pitch)的硬性限制，导致spacer不能作厚，本申请中侧墙厚度是指侧墙的横向宽度。进而导致mv器件的栅诱导漏极泄漏电流(gate induced drain leakage,gidl)漏电较为严重。
2、目前业界主要通过mv器件的轻掺杂漏区(ldd)调整来改善gidl，但是改善有限，窗口很小。
3、如图1a至图1g所示，是现有集成mv器件和lv器件的制造方法的各步骤中的剖面结构示意图；现有集成mv器件和lv器件的制造方法包括如下步骤：
4、步骤一、如图1a所示，提供半导体衬底103，在所述半导体衬底103上形成mv器件的第一栅极结构和lv器件的第二栅极结构，所述第一栅极结构位于mv器件形成区域101中，
5、所述lv器件形成区域102中，各所述lv器件按照第二步进重复排列，通过缩小所述第二步进提高集成度；图1a中，显示了两个所述第二栅极结构，所述第二步进为所述第二栅极结构的宽度和所述第二栅极结构之间的间距和。可见，缩小所述第二步进能提高器件的集成度。
6、所述mv器件形成区域101中，各所述mv器件按照第一步进重复排列，所述第一步进大于所述第二步进。图1a中，仅显示了一个所述第一栅极结构，其他重复排列的所述第一栅极结构没有显示。所述第一步进为所述第一栅极结构的宽度和所述第一栅极结构之间的间距和。
7、所述第一栅极结构包括依次叠加的第一栅介质层105a和第一多晶硅栅106a。
8、所述第二栅极结构包括依次叠加的第二栅介质层105b和第二多晶硅栅106b。
9、在所述第一多晶硅栅106a和所述第二多晶硅栅106b的顶部还形成有硬质掩膜层107。
10、所述第一栅介质层105a的厚度大于所述第二栅介质层105b的厚度，所述第一栅介质层105a还延伸到所述第一多晶硅栅106a覆盖区域外的所述mv器件形成区域101的所述半导体衬底103表面上。
11、步骤二、如图1b所示，沉积第一层侧墙材料层108，所述第一层侧墙材料层108覆盖在所述第一多晶硅栅106a的顶部表面和侧面、所述第二多晶硅栅106b的顶部表面和侧面以及所述第一多晶硅栅106a和所述第二多晶硅栅106b外的表面上。所述第一层侧墙材料层108的材料采用掺碳氮化硅(sicn)。
12、步骤三、如图1c所示，对所述第一层侧墙材料层108进行各向异性刻蚀同时在所述第一多晶硅栅106a侧面形成中压区第一层侧墙108a和在所述第二多晶硅栅106b侧面形成低压区第一层侧墙108b。
13、在进行第一层侧墙108a和108b的刻蚀之前，还需要采用光刻工艺进行定义，光罩采用sp1-photo，sp1表示第一层侧墙。
14、通常，第一层侧墙108a和108b的刻蚀之后，还需要进行光刻定义，以打开所述lv器件形成区域102，之后进行所述lv器件的轻掺杂离子注入以形成所述lv器件的轻掺杂漏区，所述lv器件的轻掺杂漏区和所述第二多晶硅栅106b两侧的所述低压区第一层侧墙108b的侧面自对准。
15、步骤四、如图1d所示，沉积第二层侧墙材料层109。
16、通常，所述第二层侧墙材料层109包括依次叠加的第一氧化层和第二氮化硅层。
17、如图1e所示，对所述第二层侧墙材料层109进行各向异性刻蚀以在所述第一多晶硅栅106a的侧面形成中压区第二层侧墙110a和在所述第二多晶硅栅106b的侧面形成低压区第二层侧墙110b，由所述第一多晶硅栅106a侧面的所述中压区第一层侧墙108a和所述中压区第二层侧墙110a叠加形成中压区侧墙，由所述第二多晶硅栅106b侧面的所述低压区第一层侧墙108b和所述低压区第二层侧墙110b叠加形成低压区侧墙，
18、所述中压区侧墙和所述低压区侧墙的结构完全相同。所述中压区侧墙的厚度会受到所述低压区侧墙厚度的限制。
19、通常，根据所述第二步进设置所述低压区侧墙的厚度且所述第一步进越小、所述低压区侧墙的厚度越小。也即，当所述lv器件如核心(core)器件和sram器件的集成度确定后，所述第二步进的大小也就确定，所述第二栅极结构之间的间距也就确定。由于，第二栅极结构之间还会需要形成接触孔(ct)，接触孔和所述第二多晶硅栅之间的间距要求大于一定值，接触孔(ct)，接触孔和所述第二多晶硅栅之间的间距通常采用ct to poly距离，这就使得低压区侧墙的厚度要大于等于ct to poly距离所要求的最小值。显然，为了缩小所述第二步进，需要缩小低压区侧墙的厚度，这样中压区侧墙的厚度也会缩小。但是中压区侧墙的厚度缩小会增加gidl漏电。
20、步骤五、如图1f所示，采用光罩110定义形成具有图形结构的掩膜层，具有图形结构的掩膜层将所述mv器件形成区域101打开以及将所述lv器件形成区域102覆盖。
21、之后，以具有图形结构的掩膜层为掩膜进行各向异性刻蚀，将所述第一多晶硅栅106a外的所述第一栅介质层105a去除。
22、光罩110的光刻层次为ior-photo，ior表示去除io区域即所述mv器件形成区域101中的栅介质层
23、步骤六、如图1g所示，进行源漏注入形成所述mv器件的第一源漏区111a和所述lv器件的第二源漏区111b；所述第一源漏区111a和所述第一多晶硅栅106a的侧面自对准，所述第二源漏区111b和所述第二多晶硅栅106b的侧面自对准。
技术实现思路
1、本专利技术所要解决的技术问题是提供一种改善mv器件漏电的工艺集成方法，能减少mv器件漏电同时不影响lv器件的性能和结构。
2、为解决上述技术问题，本专利技术提供本文档来自技高网...
【技术保护点】
1.一种改善MV器件漏电的工艺集成方法，其特征在于，包括如下步骤：
2.如权利要求1所述的改善MV器件漏电的工艺集成方法，其特征在于：步骤一中，所述半导体衬底包括硅衬底。
3.如权利要求2所述的改善MV器件漏电的工艺集成方法，其特征在于：所述第一栅介质层的材料包括氧化层或高介电常数层；
4.如权利要求1所述的改善MV器件漏电的工艺集成方法，其特征在于：所述第一层侧墙材料层的材料包括氮化硅或者掺碳氮化硅；
5.如权利要求4所述的改善MV器件漏电的工艺集成方法，其特征在于：所述附加侧墙材料层所采用的氧化层采用TEOS CVD工艺沉积形成。
6.如权利要求4所述的改善MV器件漏电的工艺集成方法，其特征在于：所述第二层侧墙材料层包括依次叠加的第一氧化层和第二氮化硅层。
7.如权利要求1所述的改善MV器件漏电的工艺集成方法，其特征在于：所述LV器件形成区域中，各所述LV器件按照第二步进重复排列，通过缩小所述第二步进提高集成度；根据所述第二步进设置所述低压区侧墙的厚度且所述第一步进越小、所述低压区侧墙的厚度越小；
...【技术特征摘要】
1.一种改善mv器件漏电的工艺集成方法，其特征在于，包括如下步骤：
2.如权利要求1所述的改善mv器件漏电的工艺集成方法，其特征在于：步骤一中，所述半导体衬底包括硅衬底。
3.如权利要求2所述的改善mv器件漏电的工艺集成方法，其特征在于：所述第一栅介质层的材料包括氧化层或高介电常数层；
4.如权利要求1所述的改善mv器件漏电的工艺集成方法，其特征在于：所述第一层侧墙材料层的材料包括氮化硅或者掺碳氮化硅；
5.如权利要求4所述的改善mv器件漏电的工艺集成方法，其特征在于：所述附加侧墙材料层所采用的氧化层采用teos cvd工艺沉积形成。
6.如权利要求4所述的改善mv器件漏电的工艺集成方法，其特征在于：所述第二层侧墙材料层包括依次叠加的第一氧化层和第二氮化硅层。
7.如权利要求1所述的改善mv器件漏电的工艺集成方法，其特征在于：所述lv器件形成区域中，各所述lv器件按照第二步进重复排列，通过缩小所述第二步进提高集成度；根据所述第二步进设置所述低压区侧墙的厚度且所述第一步进越小、所述低压区侧墙的厚度越小；
8.如权利要求7所述的改善mv器件漏电的工艺集成方法，其特征在于：所述中压区侧墙的厚度设置为大于等于第一厚度；
9.如权利...
【专利技术属性】
技术研发人员：王奇伟，詹曜宇，刘涛，张志刚，陈昊瑜，
申请(专利权)人：上海华力集成电路制造有限公司，
类型：发明
国别省市：
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