【技术实现步骤摘要】
本专利技术涉及一种处理器的，更详而言之，系指具管线化的处理器及运算方法。
技术介绍
1、一般处理器为了获得较高效能，会使用管线化处理技术。所述的管线化处理技术是将指令处理工作分成若干较小的模块化子工作(modular sub-tasks)，且在管线周期(pipeline cycle)的一段特定的极微小的一段时间中执行每一子工作之技术。现阶段的处理器可以执行多任务且复杂的管线工作，例如执行提取、译码、操作数存取、执行、及写回阶段。管线愈长，数据处理指令就可能愈复杂，且仍然要维持接近每一周期完成一个指令的指令执行速率。一般而言，缓存器可用于处理器(cpu)运算过程中的数据暂存，例如要将二个数字相加，可以先将分别放入一个缓存器，再透过cpu的运算器将二个缓存器的内容相加，即可得到结果。每个缓存器都是16位，且每个缓存器可被区分高位和低位的两个8位的缓存器以供使用。
2、然而，当指令顺序为：
3、add r2,r0,r1
4、add r3,r1,r2
5、第一缓存器是结果的目的地，且第二及第三缓存器储存输入操作数，则因为r2是第一加法(add)指令之目的地缓存器，所以第二add指令的执行要依赖第一add指令的结果，且在知道第一add指令的结果之前，无法进行第二add指令的执行。
6、另外在美国专利4,734,852中揭示了一种方法，其利用一旁通路径将早先的内存加载作业之结果传送到后续的指令。然而，在具有较深执行管线的数据处理器中，需要额外有效的电路面积来增加旁通路径，以便于在自
7、以上
技术介绍
内容的公开仅用于辅助理解本专利技术的专利技术构思及技术方案，其并不必然属于本专利技术申请的现有技术，也不必然会给出技术教导；在没有明确的证据表明上述内容在本专利技术申请的申请日之前已经公开的情况下，上述
技术介绍
不应当用于评价本申请的新颖性和创造性。
技术实现思路
1、虽然利用改向逻辑电路、旁通电路及缓存器所组构的架构能形成时序关键路径，但同时也因关键路径而产生时序的困扰，本专利技术提供一种具有运算旁通的方法及处理器，藉以克服先前技术的缺点。
2、本专利技术的一实施例兹揭示一种处理器，包含一发出逻辑电路耦接一执行单元，其中该执行单元包含一加法单元、一乘法单元、一重新排序缓存器、一旁通电路及一缓存器。该加法单元的管线阶段包含一旁通电路阶段、一对准阶段及一加法/减法阶段；该加法单元与该乘法单元耦接该重新排序缓存器，且该重新排序缓存器耦接该旁通电路；该旁通电路耦接该缓存器；以及该重新排序缓存器与该缓存器耦接该加法单元与该乘法单元；该旁通电路阶段及该旁通电路分别用以在进行数值运算前及运算结果储存前，对待运算的数值或运算结果的数值的位元位置进行移位调整。
3、在一个实施例中，所述重新排序缓存器不具运算电路。
4、在一个实施例中，该乘法单元的管线阶段包含一运算编码阶段及一乘法数组阶段。
5、在一个实施例中，该加法单元的该旁通电路阶段与该一对准阶段可整合成同一阶段。
6、在一个实施例中，所述的加法单元的该旁通电路阶段包含一移位器来执行位元位置的移位。
7、在一个实施例中，所述的旁通电路阶段与对准阶段配置一暂存器电性耦接所述的移位器以协同运作。
8、在一个实施例中，所述旁通电路包括一一逻辑单元、一移位器、一多任务器，其中，所述逻辑单元与移位器电性耦接，所述移位器与多任务器电性耦接；
9、所述逻辑单元前进所述移位器的线路路径上设有一路径开关，所述路径开关与所述多任务器间电性连接一旁通路径。
10、在一个实施例中，所述逻辑单元被配置为判断数值的位元位置及控制所述路径开关切换通路，进而所述路径开关受所述逻辑单元控制以使得所述数值以不同的路径前进。
11、本专利技术的一实施例兹揭示一种处理器的运算方法，其包含：
12、指令发出，系由一发出逻辑电路向一运算单元发出运算指令；
13、第一次位元位置检核，系用以检核作为运算来源的二个数值的位元位置；
14、调整位元位置，系依位元位置检核的结果，决定是否对其中一数值执行旁通处理，以使其位元位置产生移位，进而使各运算来源的位元位置能够形成一致；
15、暂存于重新排序缓存器，系将该运算单元的运算结果先暂存于一重新排序缓存器；
16、第二次位元位置检核，系暂存于该重新排序缓存器的运算结果数值写入一缓存器之前，先对该数值的位元位置与该缓存器要求的数值储存的位元位置是否一致进行检核，如果一致则写入该缓存器；如果不一致，则对该数值进行位元位置移位，然后再写入该缓存器。
17、在一个实施例中，暂存于该重新排序缓存器及该缓存器的运算结果，可以作为运算资源送入该运算单元以进行另一次的运算处理。
18、本专利技术的优点是：藉由二个旁通设计，分别在二个数值进行运算前及运算结果储存前，对于位元位置不一致的情形，进行位元位置移位调整，藉此执行运算及储存。此外，本专利技术具有该重新排序缓存器用以暂存运算结果，且藉由该重新排序缓存器不具运算电路的架构，可使暂存于该重新排序缓存器的数值储入该缓存器时，具有管线运算加速且不致产生时序关键的困扰。
19、以下即依本专利技术所揭示的目的与功效，举出较佳实施例，并配合图式详细说明。
本文档来自技高网...【技术保护点】
1.一种具有运算旁通的处理器，包含一发出逻辑电路耦接一执行单元，其特征在于：
2.如权利要求1所述的处理器，其特征在于，所述重新排序缓存器不具运算电路。
3.如权利要求1所述的处理器，其特征在于，所述乘法单元的管线阶段包含一运算编码阶段及一乘法数组阶段。
4.如权利要求1所述的处理器，其特征在于，所述加法单元的旁通电路阶段与该一对准阶段可整合成同一阶段。
5.如权利要求1所述的处理器，其特征在于，所述的加法单元的旁通电路阶段包含一移位器来执行位元位置的移位。
6.如权利要求5所述的处理器，其特征在于，所述的旁通电路阶段与对准阶段配置一暂存器电性耦接所述的移位器以协同运作。
7.如权利要求1至6中任一项所述的处理器，其特征在于，所述旁通电路包括一一逻辑单元、一移位器、一多任务器，其中，所述逻辑单元与移位器电性耦接，所述移位器与多任务器电性耦接；
8.如权利要求7所述的处理器，其特征在于，所述逻辑单元被配置为判断数值的位元位置及控制所述路径开关切换通路，进而所述路径开关受所述逻辑单元控制以使得所述数值
9.一种处理器的运算方法，其特征在于：
10.如权利要求9所述的处理器的运算方法，其特征在于，暂存于该重新排序缓存器及该缓存器的运算结果，可以作为运算资源送入该运算单元以进行另一次的运算处理。
...【技术特征摘要】
1.一种具有运算旁通的处理器，包含一发出逻辑电路耦接一执行单元，其特征在于：
2.如权利要求1所述的处理器，其特征在于，所述重新排序缓存器不具运算电路。
3.如权利要求1所述的处理器，其特征在于，所述乘法单元的管线阶段包含一运算编码阶段及一乘法数组阶段。
4.如权利要求1所述的处理器，其特征在于，所述加法单元的旁通电路阶段与该一对准阶段可整合成同一阶段。
5.如权利要求1所述的处理器，其特征在于，所述的加法单元的旁通电路阶段包含一移位器来执行位元位置的移位。
6.如权利要求5所述的处理器，其特征在于，所述的旁通电路阶段与对准阶段配置一暂存器电性耦接所...
【专利技术属性】
技术研发人员：陈复，陈家棋，
申请(专利权)人：上海芯力基半导体有限公司，
类型：发明
国别省市：
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