【技术实现步骤摘要】
本专利技术涉及半导体器件，尤其涉及一种具有s屏蔽区的sic mosfet元胞结构、器件及制作方法。
技术介绍
1、碳化硅mosfet面临的一个关键挑战是在碳化硅/二氧化硅界面处存在界面态和陷阱电荷对电子的散射效应,导致沟道迁移率较低,导通电阻较大。对此,采用沟槽型碳化硅mosfet结构可以消除平面型碳化硅mosfet结构的jfet区域电阻,并可以在另一晶向提高沟道迁移率,还可以减小元胞尺寸、增大元胞密度,共同促进导通电阻减小。但沟槽型碳化硅mosfet结构的栅极沟槽底部存在电场集中效应,导致临界击穿电压降低,栅极介质层存在可靠性问题。
2、为了解决这一问题,可以在栅极沟槽底部形成高掺杂的p+型屏蔽层,能实现场强峰值位置的转移,但会压缩电流从沟道流到漂移层的路径宽度,导致导通电阻增大。现有技术中的双沟槽型碳化硅mosfet结构可以较好地实现临界击穿电压和导通电阻之间的折衷,但栅极沟槽底部中间位置的电场集中效应依然较严重,且栅漏电容较高,限制了工作频率和系统效率的提高。在电力电子系统中，通常需要使用外部二极管与sic mosfet 反并联，在mosfet关断时起到续流作用，但这会增加芯片面积及封装成本。
3、因此，需要提供一种更高可靠性的sic mosfet器件。
技术实现思路
1、本专利技术意在提供一种具有s屏蔽区的sic mosfet元胞结构、器件及其制作方法，以解决现有技术中存在的不足，本专利技术要解决的技术问题通过以下技术方案来实现。
2、本
3、其中，在所述栅极沟槽下方垂直方向上分别具有半圆环状的p+型上屏蔽层和半圆环状的p+型下屏蔽层，所述p+型上屏蔽层与所述p+型下屏蔽层不重叠且所述p+型下屏蔽层的顶部不低于所述p+型上屏蔽层的底部，所述p+型上屏蔽层与所述p+型下屏蔽层共同组成截面为类s型的屏蔽区；
4、在所述p型基区下方具有向所述n-型漂移层内部延伸的n型电流路径拓宽层，所述n型电流路径拓宽层的底部与所述p+型下屏蔽层的底部平齐；
5、所述元胞结构还包括与所述p型基区和所述n++型源极区电连接的p++型源极接地区，所述p++型源极接地区向所述n-型漂移层内部延伸，其底部与所述n型电流路径拓宽层的底部平齐。
6、进一步地，所述p+型上屏蔽层与所述p+型下屏蔽层的掺杂浓度相同，且所述掺杂浓度至少达到1×1018cm-3。
7、进一步地，所述p+型上屏蔽层与所述p+型下屏蔽层的内圆半径是外圆半径的20%-80%。
8、进一步地，所述p+型上屏蔽层与所述p+型下屏蔽层的环宽不小于0.2μm。
9、进一步地，所述n型电流路径拓宽层的掺杂浓度不低于所述n-型漂移层掺杂浓度的5倍，不高于所述n-型漂移层掺杂浓度的10倍。
10、进一步地，所述n型电流路径拓宽层的宽度不低于0.2μm，其与所述p++型源极接地区的间距不小于0.5μm。
11、进一步地，在所述栅电极上形成层间介质层，在所述n++型源极区上形成正面欧姆电极，并在所述正面欧姆电极和所述层间介质层上形成正面加厚金属。
12、本专利技术第二方面提供了一种具有s屏蔽区的sic mosfet器件，包括如上所述的具有s屏蔽区的sic mosfet元胞结构。
13、本专利技术第三方面提供了一种如上所述的具有s屏蔽区的sic mosfet元胞结构的制作方法，包括：
14、提供一n+型sic衬底；
15、进行多次外延并在每次外延后进行离子注入，形成n-型漂移层及漂移层中的p++型源极接地区、n型电流路径拓宽层、半圆环状的p+型下屏蔽层和半圆环状的p+型上屏蔽层；
16、通过局部离子注入工艺形成p型基区及其中的n++型源极区；
17、通过刻蚀工艺形成栅极沟槽，通过热氧化工艺形成栅介质层，通过多晶硅淀积工艺形成栅电极；
18、淀积层间介质层，接着通过刻蚀工艺在源极区域上方开孔，在所述n++型源极区上形成正面欧姆电极，在所述n+型sic衬底背面形成背面欧姆接触电极，最后在所述层间介质层和所述正面欧姆电极上淀积正面加厚金属。
19、进一步，所述p+型上屏蔽层与所述p+型下屏蔽层不重叠且所述p+型下屏蔽层的顶部不低于所述p+型上屏蔽层的底部。
20、本专利技术包括以下优点：
21、本专利技术提供的具有s屏蔽区的sic mosfet元胞结构、器件及其制作方法，在栅极沟槽下方垂直方向上分别具有半圆环状的p+型上屏蔽层和半圆环状的p+型下屏蔽层，两个半圆环共同组成截面近似s型的屏蔽区，在确保足够的横向尺寸对栅介质层进行充分保护提升器件可靠性的同时，最大程度降低对电流路径的压缩，降低器件比导通电阻，并且可以实现更大的屏蔽层深度，在体二极管工作过程中调节衬底过剩载流子的注入和抽取，优化体二极管反向恢复特性，提升器件综合性能。
22、相比较于传统sic mosfet元胞设计，本专利技术增加p++型源极接地区的结深，其下底部和n型电流路径拓宽层平齐，可以进一步降低栅极沟槽侧壁介质层中的电场强度，加强保护效果，同时形成了近似超结的设计，可以优化漂移层中的电荷分布，确保器件有足够的阻断电压。此外器件开启状态下，负载短路导致器件承担高漏极电压时，p++型源极接地区和两个p+型屏蔽层空间电荷区的夹断作用可以降低瞬时电流，提升器件的短路维持时间并降低热失控的几率，提升系统鲁棒性。此外，本专利技术提供的单个元胞不对称，导电沟道只存在于栅极沟槽一侧，方便了压缩元胞尺寸以提升元胞密度；栅极沟槽不导电侧和相邻元胞p++型源极接地区直接接触，进一步加强了栅介质层的可靠性。
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1.一种具有S屏蔽区的SiC MOSFET元胞结构，所述元胞结构包括N+型SiC衬底（102），在所述N+型SiC衬底（102）的背面具有背面欧姆接触电极（101），在所述N+型SiC衬底（102）上方具有N-型漂移层（103）、在所述N-型漂移层（103）上具有P型基区（108）、N++型源极区（109）以及栅极沟槽，其中所述栅极沟槽内具有栅介质层（110）和栅电极（111），其特征在于：
2.根据权利要求1所述的具有S屏蔽区的SiCMOSFET元胞结构，其特征在于，所述P+型上屏蔽层（107）与所述P+型下屏蔽层（106）的掺杂浓度相同，且所述掺杂浓度至少达到1×1018cm-3。
3.根据权利要求1所述的具有S屏蔽区的SiCMOSFET元胞结构，其特征在于，所述P+型上屏蔽层（107）与所述P+型下屏蔽层（106）的内圆半径是外圆半径的20%-80%。
4.根据权利要求1所述的具有S屏蔽区的SiC MOSFET元胞结构，其特征在于，所述P+型上屏蔽层（107）与所述P+型下屏蔽层（106）的环宽不小于0.2μm。
5.根据权利
6.根据权利要求1所述的具有S屏蔽区的SiC MOSFET元胞结构，其特征在于，所述N型电流路径拓宽层（105）的宽度不低于0.2μm，其与所述P++型源极接地区（104）的间距不小于0.5μm。
7.根据权利要求1所述的具有S屏蔽区的SiC MOSFET元胞结构，其特征在于，在所述栅电极（111）上形成层间介质层（112），在所述N++型源极区（109）上形成正面欧姆电极（114），并在所述正面欧姆电极（114）和所述层间介质层（112）上形成正面加厚金属（113）。
8.一种具有S屏蔽区的SiC MOSFET器件，其特征在于，包括如权利要求1-7中任一项所述的具有S屏蔽区的SiC MOSFET元胞结构。
9.一种如权利要求7所述的具有S屏蔽区的SiC MOSFET元胞结构的制作方法，其特征在于，所述制作方法包括：
10.如权利要求9所述的具有S屏蔽区的SiC MOSFET元胞结构的制作方法，其特征在于，所述P+型上屏蔽层（107）与所述P+型下屏蔽层（106）不重叠且所述P+型下屏蔽层（106）的顶部不低于所述P+型上屏蔽层（107）的底部。
...【技术特征摘要】
1.一种具有s屏蔽区的sic mosfet元胞结构，所述元胞结构包括n+型sic衬底（102），在所述n+型sic衬底（102）的背面具有背面欧姆接触电极（101），在所述n+型sic衬底（102）上方具有n-型漂移层（103）、在所述n-型漂移层（103）上具有p型基区（108）、n++型源极区（109）以及栅极沟槽，其中所述栅极沟槽内具有栅介质层（110）和栅电极（111），其特征在于：
2.根据权利要求1所述的具有s屏蔽区的sicmosfet元胞结构，其特征在于，所述p+型上屏蔽层（107）与所述p+型下屏蔽层（106）的掺杂浓度相同，且所述掺杂浓度至少达到1×1018cm-3。
3.根据权利要求1所述的具有s屏蔽区的sicmosfet元胞结构，其特征在于，所述p+型上屏蔽层（107）与所述p+型下屏蔽层（106）的内圆半径是外圆半径的20%-80%。
4.根据权利要求1所述的具有s屏蔽区的sic mosfet元胞结构，其特征在于，所述p+型上屏蔽层（107）与所述p+型下屏蔽层（106）的环宽不小于0.2μm。
5.根据权利要求1所述的具有s屏蔽区的sic mosfet元胞结构，其特征在于，所述n型电流路径拓宽层（105）的掺杂浓度不低于所...
【专利技术属性】
技术研发人员：马鸿铭，钟炜，张文渊，王哲，
申请(专利权)人：北京昕感科技有限责任公司，
类型：发明
国别省市：
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