【技术实现步骤摘要】
本专利技术涉及集成电路，尤其是涉及一种延迟锁相环及其控制方法、可读存储介质。
技术介绍
1、延迟锁相环（dll，delay locked loop）是一种模拟电路器件，广泛应用于数字芯片，特别是那些通过接收外部时钟信号进行操作的芯片，用以实现时钟信号的同步。使用延迟锁相环可以轻松产生输入时钟同步化的多个信号，并将其同时提供给整个芯片。
2、参考图1，图1示出了延迟锁定环的一般结构，延迟锁相环一般由鉴相器（phasedetector）、环路滤波器和可变延迟线（variable delay line）组成。鉴相器比较输入信号和输出信号的相位差，环路滤波器处理累积鉴相器输出的信号，可变延迟线根据其输出信号延迟输入时钟信号。由于在正常电路操作过程中，输入的时钟信号经过可变延迟线延迟一个时钟周期后，从延迟锁相环输出，因此输出的时钟信号具有类似于输入时钟信号的工作周期。但是，如果时钟信号的工作周期变得极端大或极端小，可能会影响接收信号的数字电路的正常工作。
3、需要说明的是，公开于该专利技术
技术介绍
部分的信息仅仅旨在加深对本专利技术一般
技术介绍
的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
技术实现思路
1、本专利技术的目的在于提供一种延迟锁相环及其控制方法、可读存储介质，用于解决现有的延迟锁相环在时钟信号的工作周期变得极端大或极端小，可能会影响接收信号的数字电路的正常工作的问题。
2、为了解决以上技术问题，本专利技
3、鉴相器，用于比较输入时钟信号和输出时钟信号，并输出包含相位差的第一输出信号给环路滤波器；
4、环路滤波器，用于接收所述第一输出信号，并基于所述第一输出信号输出控制信号给可变延迟线和单稳态多谐振荡器；
5、单稳态多谐振荡器，用于将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿，并将调整后的输入时钟信号输出给所述可变延迟线；
6、以及可变延迟线，用于根据所述控制信号将所述调整后的输入时钟信号延迟到预先设定的延迟时间并输出所述输出时钟信号。
7、可选地，所述单稳态多谐振荡器还用于接收所述控制信号，根据所述控制信号将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿。
8、可选地，所述单稳态多谐振荡器包括第一d触发器以及第一延时器；
9、所述第一d触发器的数据接收端用于接收高电平信号，所述第一d触发器的时钟信号接收端用于接收所述输入时钟信号；
10、所述第一延时器的第一输入端与所述第一d触发器的输出端连接，所述第一延时器的第二输入端用于接收所述控制信号，所述第一延时器的输出端与所述第一d触发器的复位端连接。
11、可选地，所述单稳态多谐振荡器包括第二d触发器、第二延时器、第三延时器以及第一逻辑与门电路；
12、所述第二d触发器的数据接收端用于接收高电平，所述第二d触发器的时钟信号接收端用于接收所述输入时钟信号；
13、所述第二延时器的第一输入端与所述第二d触发器的输出端连接，所述第二延时器的输出端与所述第三延时器的第一输入端及所述第一逻辑与门电路的第一输入端连接，所述第二延时器以及所述第三延时器的第二输入端均用于接收所述控制信号；
14、所述第三延时器的输出端与所述第一逻辑与门电路的第二输入端连接，所述逻辑与门电路的输出端与所述第二d触发器的复位端连接。
15、可选地，所述可变延迟线包括若干个串联连接的延时器。
16、可选地，所述可变延迟线包括依次串联连接的第四延时器、第五延时器、第六延时器以及第七延时器；
17、所述第四延时器的第一输入端与所述单稳态多谐振荡器连接，所述第四延时器的输出端与所述第五延时器的第一输入端连接，所述第五延时器的输出端与所述第六延时器的第一输入端连接，所述第六延时器的输出端与所述第七延时器的第一输入端连接，所述第四延时器、所述第五延时器、所述第六延时器以及所述第七延时器的第二输入端均用于接收所述控制信号。
18、可选地，所述单稳态多谐振荡器还用于接收来自所述可变延迟线的第一控制信号，根据所述第一控制信号将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿。
19、可选地，所述单稳态多谐振荡器包括第三d触发器以及第二逻辑与门电路；
20、所述第二逻辑与门电路的第一输入端与所述第四延时器的输出端连接，所述第二逻辑与门电路的第二输入端与所述第五延时器的输出端连接；
21、所述第二逻辑与门电路的输出端与所述第三d触发器的复位端连接，所述第三d触发器的数据接收端用于接收高电平信号，所述第三d触发器的时钟信号接收端用于接收所述输入时钟信号，所述第三d触发器的输出端与所述第四延时器的输入端连接。
22、基于同一专利技术构思，本专利技术还提出一种延迟锁相环的控制方法，包括：
23、鉴相器比较输入时钟信号和输出时钟信号，并输出包含相位差的第一输出信号给环路滤波器；
24、所述环路滤波器接收所述第一输出信号，并基于所述第一输出信号输出控制信号给可变延迟线和单稳态多谐振荡器；
25、所述单稳态多谐振荡器将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿，并将调整后的输入时钟信号输出给所述可变延迟线；
26、所述可变延迟线根据所述控制信号将所述调整后的输入时钟信号延迟到预先设定的延迟时间并输出所述输出时钟信号。
27、基于同一专利技术构思，本专利技术还提出一种可读存储介质，其上存储有计算机程序，所述计算机程序被一处理器执行时能实现上述特征描述中所述的延迟锁相环的控制方法。
28、与现有技术相比，本专利技术具有以下有益效果：
29、本专利技术提出了一种延迟锁相环，包括鉴相器、环路滤波器、单稳态多谐振荡器以及可变延迟线，所述鉴相器用于比较输入时钟信号和输出时钟信号，并输出包含相位差的第一输出信号给环路滤波器。所述环路滤波器用于接收所述第一输出信号，并基于所述第一输出信号输出控制信号给可变延迟线和单稳态多谐振荡器。所述单稳态多谐振荡器用于将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿，并将调整后的输入时钟信号输出给所述可变延迟线。所述可变延迟线用于根据所述控制信号将所述调整后的输入时钟信号延迟到预先设定的延迟时间并输出所述输出时钟信号。本申请的方案在现有的延迟锁相环的基础上增加了单稳态多谐振荡器，利用单稳态多谐振荡器对输入时钟信号的上升沿沿延迟半周期以产生下降沿沿来自动校正工作周期，从而有效解决现有的延迟锁相环在时钟信号的工作周期变得极端大或极端小，可能会影响接收信号的数字电路的正常工作的问题。
30、本专利技术提出的延迟锁相环的控制方法、可读存储介质，与所述延迟锁相环属于同一专利技术构思，因此具有相同的有益效果，在此不做赘述。
本文档来自技高网...【技术保护点】
1.一种延迟锁相环，其特征在于，包括：
2.如权利要求1所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器还用于接收所述控制信号，根据所述控制信号将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿。
3.如权利要求2所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器包括第一D触发器以及第一延时器；
4.如权利要求2所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器包括第二D触发器、第二延时器、第三延时器以及第一逻辑与门电路；
5.如权利要求1所述的延迟锁相环，其特征在于，所述可变延迟线包括若干个串联连接的延时器。
6.如权利要求5所述的延迟锁相环，其特征在于，所述可变延迟线包括依次串联连接的第四延时器、第五延时器、第六延时器以及第七延时器；
7.如权利要求6所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器还用于接收来自所述可变延迟线的第一控制信号，根据所述第一控制信号将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿。
8.如权利要求7所述的延迟锁相环，其特征在于，所述单
9.一种延迟锁相环的控制方法，其特征在于，包括：
10.一种可读存储介质，其上存储有计算机程序，其特征在于，所述计算机程序被一处理器执行时能实现权利要求9中所述的延迟锁相环的控制方法。
...【技术特征摘要】
1.一种延迟锁相环，其特征在于，包括：
2.如权利要求1所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器还用于接收所述控制信号，根据所述控制信号将接收到的所述输入时钟信号的上升沿延迟半个时钟周期以产生下降沿。
3.如权利要求2所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器包括第一d触发器以及第一延时器；
4.如权利要求2所述的延迟锁相环，其特征在于，所述单稳态多谐振荡器包括第二d触发器、第二延时器、第三延时器以及第一逻辑与门电路；
5.如权利要求1所述的延迟锁相环，其特征在于，所述可变延迟线包括若干个串联连接的延时器。
6.如权利要求5所述的延迟锁相环，其...
【专利技术属性】
技术研发人员：张炳琸，
申请(专利权)人：上海谭慕半导体科技有限公司，
类型：发明
国别省市：
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