【技术实现步骤摘要】
本专利技术涉及一种半导体组件及其制造方法，且尤其是涉及一种动态随机存取存储器及其制造方法。
技术介绍
1、随着显影技术的飞速发展，为了满足消费者对微型化电子组件的需求，动态随机存取存储器(dram)被设计成缩小尺寸并高度集成化。但是，随着组件尺寸的不断缩小，制造工艺的控制难度也愈来愈大。例如，位线堆叠图案的侧壁上由两层氮化物层和一层氧化物层构成的间隔件在制造工艺过程中很容易遭受刻蚀损坏，使得形成在损坏的间隔件上的用于形成电容着陆垫的导电层在图案化工艺时无法断开，从而导致电容着陆垫之间发生短路。
技术实现思路
1、本专利技术是针对一种dram及其制造方法，能够防止电容着陆垫短路。
2、根据本专利技术的实施例，一种dram包括在衬底中的多个埋入式字线结构、在衬底中的多个位线堆叠图案和位于所述多个位线堆叠图案的侧壁的多个间隔件。各间隔件包括：第一介电层、第二介电层、第三介电层以及第四介电层。第一介电层设置在位线堆叠图案的侧壁上。第二介电层设置在第一介电层的侧壁上。第三介电层设置在第二介电层的侧壁上。第二介电层的顶面低于第一介电层的顶面和第三介电层的顶面。第四介电层设置在第二介电层的顶面之上。第二介电层和第四介电层位于第一介电层和第三介电层之间，第二介电层由介电常数低于第一介电层、第三介电层和第四介电层的介电材料构成。所述多个电容接触结构电性连接衬底的有源区。所述多个电容接触结构的顶面低于第二介电层的顶面。多个电容着陆垫覆盖所述多个电容接触结构，所述多个间隔件的第一部分，所述多
3、根据本专利技术的实施例，一种制造dram的方法包括以下步骤。在衬底中形成多个埋入式字线结构。在衬底上形成多个位线堆叠图案。于所述多个位线堆叠图案的侧壁上形成多个间隔件。各间隔件包括第一介电层、第二介电层、第三介电层和第四介电层。第一介电层设置在位线堆叠图案的侧壁上。第二介电层设置在第一介电层的侧壁上。第三介电层设置在第二介电层的侧壁上。第二介电层的顶面低于第一介电层的顶面和第三介电层的顶面。第四介电层设置在第二介电层的顶面之上。第二介电层和第四介电层设置在第一介电层和第三介电层之间。第二介电层由介电常数低于第一介电层、第三介电层和第四介电层的介电材料组成。形成电性连接至衬底的有源区的多个电容接触结构。所述多个电容接触结构的顶面低于第二介电层的顶面。形成多个电容着陆垫覆盖电容接触结构，间隔件的第一部分及位线堆叠图案的一部分。其中，未被电容着陆垫覆盖的间隔件的第二部分的顶面低于间隔件的第一部分的顶面。
4、基于上述，本专利技术的实施例在形成电容接触结构开口之前，将位线堆叠图案的侧壁的间隔件的第二介电层的上部替换为刻蚀选择性更高的第四介电层，从而避免间隔件被刻蚀破坏。在电容着陆垫的图案化之前，间隔件还有足够的高度，因此在形成电容着陆垫时，可以进行过刻蚀，确保相邻的电容着陆垫可以断开，从而避免在电容着陆垫之间发生短路，进而提高dram的良率且促进微型化。
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1.一种DRAM，其特征在于，包括：
2.根据权利要求1所述的DRAM，其中，所述第二介电层的所述顶面高于所述多个位线堆叠图案的多个导电层的顶面，所述第二介电层的底面低于所述多个位线堆叠图案的所述多个导电层的底面。
3.根据权利要求2所述的DRAM，其中所述第一介电层具有L型区段，所述第二介电层、所述第三介电层及所述第四介电层具有I型区段。
4.根据权利要求1所述的DRAM，其中在所述多个间隔件的所述第一部分中，所述第四介电层的顶面、所述第一介电层的顶面及所述第三介电层的顶面共平面。
5.根据权利要求1所述的DRAM，其中所述第三介电层的底面低于所述第二介电层的底面并且低于所述第一介电层的水平部分的底面。
6.根据权利要求1所述的DRAM，其中所述第二介电层包括氧化硅，所述第一介电层、所述第三介电层和所述第四介电层包括氮化硅。
7.根据权利要求1所述的DRAM，其中各所述间隔件的所述第一部分还包括位于所述第三介电层的上外壁上的突出部，使得所述第三介电层的上部夹在所述第四介电层和所述突出部之间。
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9.根据权利要求1所述的DRAM，其中在所述多个间隔件的所述第二部分中，所述第四介电层的顶面在形成所述电容着陆垫后被暴露出。
10.根据权利要求7所述的DRAM，其中所述多个电容着陆垫接触所述突出部及所述第三介电层的底部。
11.根据权利要求7所述的DRAM，还包括设置在所述多个位线堆叠图案之间的第五介电层，使得所述第三介电层的部分设置在所述第二介电层和所述第五介电层之间，其中所述第五介电层和所述第四介电层由相同的材料形成。
12.根据权利要求7所述的DRAM，还包括位于所述多个埋入式字线结构上方的第五介电层，其中所述突出部覆盖各所述电容着陆垫的中间侧壁，所述第五介电层的所述顶面低于所述突出部的顶面，所述第五介电层和所述第四介电层由相同的材料构成。
13.一种DRAM的制造方法，其特征在于，包括：
14.根据权利要求13所述的DRAM的制造方法，其中形成所述多个间隔件包括：
15.根据权利要求14所述的DRAM的制造方法，其中，执行所述移除所述第二介电层的所述上部以形成多个沟渠，各所述沟渠位于所述位线堆叠图案的旁边且沿着相同于所述位线堆叠图案的延伸方向的方向延伸。
16.根据权利要求15所述的DRAM的制造方法，其中在形成所述反向自对准接触孔之后接着移除所述第二介电层的所述上部，使得部分的所述多个沟渠被剩余的所述第二介电层和所述第三介电层环绕，
17.根据权利要求14所述的DRAM的制造方法，其中形成所述多个间隔件还包括：
18.根据权利要求17所述的DRAM的制造方法，其中在移除所述牺牲层和所述第三介电层的所述底部之前，还包括：
19.根据权利要求18所述的DRAM的制造方法，还包括：
20.根据权利要求18所述的DRAM的制造方法，其中形成所述多个电容着陆垫还包括：
...【技术特征摘要】
1.一种dram，其特征在于，包括：
2.根据权利要求1所述的dram，其中，所述第二介电层的所述顶面高于所述多个位线堆叠图案的多个导电层的顶面，所述第二介电层的底面低于所述多个位线堆叠图案的所述多个导电层的底面。
3.根据权利要求2所述的dram，其中所述第一介电层具有l型区段，所述第二介电层、所述第三介电层及所述第四介电层具有i型区段。
4.根据权利要求1所述的dram，其中在所述多个间隔件的所述第一部分中，所述第四介电层的顶面、所述第一介电层的顶面及所述第三介电层的顶面共平面。
5.根据权利要求1所述的dram，其中所述第三介电层的底面低于所述第二介电层的底面并且低于所述第一介电层的水平部分的底面。
6.根据权利要求1所述的dram，其中所述第二介电层包括氧化硅，所述第一介电层、所述第三介电层和所述第四介电层包括氮化硅。
7.根据权利要求1所述的dram，其中各所述间隔件的所述第一部分还包括位于所述第三介电层的上外壁上的突出部，使得所述第三介电层的上部夹在所述第四介电层和所述突出部之间。
8.根据权利要求7所述的dram，其中在所述多个间隔件的所述第二部分中，形成所述电容着陆垫后，暴露出所述第二介电层的顶面，且不具有所述第四介电层和所述突出部。
9.根据权利要求1所述的dram，其中在所述多个间隔件的所述第二部分中，所述第四介电层的顶面在形成所述电容着陆垫后被暴露出。
10.根据权利要求7所述的dram，其中所述多个电容着陆垫接触所述突出部及所述第三介电层的底部...
【专利技术属性】
技术研发人员：池田典昭，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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