【技术实现步骤摘要】
本专利技术申请属于mos芯片，尤其涉及一种功率mos器件并联堆叠结构及其封装工艺。
技术介绍
1、随着功率集成电路及设备朝着小型化的技术发展，作为功率集成电路的核心电子之一的功率半导体器件，也呈现出高集成度、小型化、高性能、低成本的发展要求，功率半导体器件可以有效实现电路输出短路保护，mos管芯片是功率半导体器件的一种，其是以硅材料制备的金属氧化物半导体场效应晶体管。
2、m0s管芯片的结构主要包括三个部分：栅极（g）、源极（s）和漏极（d），栅极是mos管芯片的控制端，通过控制栅极电压的变化，可以调节mos管的导通和截止状态，源极和漏极则是mos管芯片的两个电极，通过源极和漏极之间的电流来控制mos管的导通和截止。
3、对于一些放大电路，需要将多个mos管芯片并联，现有工艺是将每个封装好的mos管芯片焊接到工作区域电路板上后，在电路板上平铺，然后通过电路板上的电路连接实现多个mos管的并联，这无疑要求电路板上要有较大的空间，整个尺寸变大，对于一些空间较小的安装场合并不适用，故亟待设计封装尺寸小的、并联连接的功率mos器件并联堆叠结构及其封装工艺。
技术实现思路
1、为解决上述现有技术中的问题，本专利技术申请提供了一种功率mos器件并联堆叠结构及其封装工艺。
2、为实现上述目的，本专利技术申请提出的一种功率mos器件并联堆叠结构，包括封装体，封装体内包封有：
3、第一电子器件和第二电子器件，两器件的背面相互贴装为上下堆叠结构，电子器件
4、引出端，第一电子器件和第二电子器件的电极上分别电性连接有引出端，第一电子器件正面的引出端底面与封装体底面齐平并外露；
5、线路层，线路层分别将两电子器件的同种引出端电性连接并引出到封装体外，实现第一电子器件和第二电子器件各电极之间的电路并联。
6、进一步，所述第一电子器件和第二电子器件上均有源极、栅极和漏极三种电极。
7、进一步，所述引出端和线路层均通过电镀金属形成。
8、进一步，所述第一电子器件和第二电子器件为相同的器件。
9、进一步，所述封装体底部设置有焊脚，焊脚与第一电子器件的引出端暴露面电性连接。
10、一种功率mos器件并联堆叠封装工艺，包括以下步骤：
11、第一电子器件封装步骤：提供一基板，将第一电子器件背面朝向基板贴装，并包封暴露出器件的电极，在暴露的电极上电镀引出端；
12、电镀线路层步骤：在包封面垂直钻孔直至暴露基板，并初次电镀线路层，与第一电子器件的电极电性连接，继续将第一电子器件的线路层和引出端包封；
13、第二电子器件封装步骤：将上述包封体上下倒置在基板上，此时第一电子器件的背面胶层暴露，第二电子器件的背面粘贴在第一电子器件的背面，并将第二电子器件进行包封，暴露出器件的电极，在暴露的电极上电镀引出端；
14、再次电镀线路层步骤：在包封面垂直钻孔直至暴露初次电镀的线路层顶端，并继续再次电镀线路层，使得第二电子器件的电极分别与第一电子器件电极电性并联，继续将第二电子器件的线路层和引出端包封；
15、研磨暴露步骤：去除基板，研磨与基板贴装的包封面直至暴露出第一电子器件正面的引出端，成为封装体内外电路的连接接口。
16、进一步，所述第二电子器件封装步骤中，第一电子器件和第二电子器件上均有源极、栅极和漏极三种电极。
17、进一步，所述第二电子器件封装步骤中，第一电子器件和第二电子器件为相同的器件。
18、进一步，所述电镀线路层步骤和再次电镀线路层步骤中，引出端和线路层均通过电镀金属形成。
19、进一步，所述研磨暴露步骤中，封装体底部设置有焊脚，焊脚与第一电子器件的引出端暴露面电性连接。
20、本专利技术申请：
21、1. 通过将两器件进行背对背堆叠，在封装环节，即完成两器件的并联电路连接，在工作区域电路板上，不需要再将单独封装的器件平铺进行并联，整体工艺简化，工作效率提高的同时，大大节省了工作空间；
22、2. 而且器件背对背并联堆叠，合理使用封装空间，使得封装尺寸减小，适用空间较小的安装场合；
23、3. 在电极上增加引出端，引出端将电极的高度增加，便于后续线路层的连接，线路层的连接更加牢固，减少断路风险，增高的引出端与封装料结合力增强，研磨时不容易脱落失效，保证产品合格率。
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1.一种功率MOS器件并联堆叠结构，包括封装体，其特征在于，封装体内包封有：
2.根据权利要求1所述的功率MOS器件并联堆叠结构，其特征在于，所述第一电子器件和第二电子器件上均有源极、栅极和漏极三种电极。
3.根据权利要求2所述的功率MOS器件并联堆叠结构，其特征在于，所述引出端和线路层均通过电镀金属形成。
4.根据权利要求1所述的功率MOS器件并联堆叠结构，其特征在于，所述第一电子器件和第二电子器件为相同的器件。
5.根据权利要求1所述的功率MOS器件并联堆叠结构，其特征在于，所述封装体底部设置有焊脚，焊脚与第一电子器件的引出端暴露面电性连接。
6.一种功率MOS器件并联堆叠封装工艺，其特征在于，包括以下步骤：
7.根据权利要求6所述的功率MOS器件并联堆叠封装工艺，其特征在于，所述第二电子器件封装步骤中，第一电子器件和第二电子器件上均有源极、栅极和漏极三种电极。
8.根据权利要求6所述的功率MOS器件并联堆叠封装工艺，其特征在于，所述第二电子器件封装步骤中，第一电子器件和第二电子器件为相同的器
9.根据权利要求6所述的功率MOS器件并联堆叠封装工艺，其特征在于，所述电镀线路层步骤和再次电镀线路层步骤中，引出端和线路层均通过电镀金属形成。
10.根据权利要求7所述的功率MOS器件并联堆叠封装工艺，其特征在于，所述研磨暴露步骤中，封装体底部设置有焊脚，焊脚与第一电子器件的引出端暴露面电性连接。
...【技术特征摘要】
1.一种功率mos器件并联堆叠结构，包括封装体，其特征在于，封装体内包封有：
2.根据权利要求1所述的功率mos器件并联堆叠结构，其特征在于，所述第一电子器件和第二电子器件上均有源极、栅极和漏极三种电极。
3.根据权利要求2所述的功率mos器件并联堆叠结构，其特征在于，所述引出端和线路层均通过电镀金属形成。
4.根据权利要求1所述的功率mos器件并联堆叠结构，其特征在于，所述第一电子器件和第二电子器件为相同的器件。
5.根据权利要求1所述的功率mos器件并联堆叠结构，其特征在于，所述封装体底部设置有焊脚，焊脚与第一电子器件的引出端暴露面电性连接。
6.一种功率mos器件并联堆叠封装工艺，其特征在...
【专利技术属性】
技术研发人员：谭小春，
申请(专利权)人：合肥矽迈微电子科技有限公司，
类型：发明
国别省市：
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