【技术实现步骤摘要】
本专利技术涉及芯片封装，尤其涉及rdl重布线封装，具体涉及低阻抗die first face up重布线结构、封装芯片及工艺。
技术介绍
1、芯片封装通俗的讲是在芯片裸片上安装半导体集成电路芯片用的外壳，起着安放、固定、密封、保护芯片和增强电热性能的作用，而且还是沟通芯片内部世界与外部电路的桥梁——芯片上的接点用导线连接到封装外壳的引脚上，这些引脚又通过印制板上的导线与其他器件建立连接。因此，封装对cpu和其他lsi集成电路都起着重要的作用。
2、现有的芯片封装技术基于封装的概念不同而存在多种封装类型，包括bga封装(ball grid array)，bqfp封装(quad flat packagewith bumper)，碰焊pga封装(buttjoint pin grid array)，c－(ceramic)封装，cerdip封装，cerquad封装，clcc封装(ceramicleadedchipcarrier)，cob封装(chiponboard)，dfp(dualflatpackage)，dic(dualin－lineceramicpackage)，dil(dualin－line)，dip(dualin－linepackage)双列直插式封装，dso(dualsmallout－lint)，dicp(dualtapecarrierpackage)，dip(dualtapecarrierpackage)，fp(flatpackage)，flip－chip，fqfp(finepitchquadflatpackag
技术实现思路
1、为了解决
技术介绍
中阐述的现有rdl重布线层技术封装工艺中，针对rdl重布线层与芯片pillar之间的连接导体截面积小于芯片pillar的有效截面积，从而引起高阻抗，高发热量，降低芯片或者芯片单元的运算能力的问题，本申请提供低阻抗die first face up重布线结构、封装芯片及工艺，用于改善封装芯片中，基于封装工艺产生的电路连接之间高阻抗导致的芯片发热量增大，运算能力降低的问题。
2、本专利技术通过改变rdl重布线层与芯片pillar之间或者rdl重布线层之间贯穿介电层的导体横截面积来降低不同型号芯片封装后的电路阻抗，从而降低封装带来的发热量，提升芯片的综合运算能力和速度。
3、本专利技术通过扩大介电层用于填充导体连通rdl重布线层与芯片pillar的直径能够有效的降低因封装制造误差带来的阻抗增大的问题；同时，能够对于集成扇出封装而言，降低芯片单元本身和芯片单元之间的封装阻抗和发热量，为高算了芯片，集成芯片封装提供可靠保证。
4、为了达到上述目的，本申请所采用的技术方案为：
5、本专利技术提供的低阻抗die first face up重布线结构,包括自下而上重叠电连接的芯片，铜柱导体和重布线导体，所述芯片和铜柱导体被包裹在封装体中，所述重布线导体与任一铜柱导体之间设置有介电层，所述介电层上具有多个与任一所述铜柱导体同心设置的通孔，所述通孔靠近所述铜柱导体一侧的边缘直径l2大于铜柱导体上边缘直径l1，所述通孔内设置有导电结，导电结分别与铜柱导体和重布线导体电连接。
6、为了有效的包容在光刻或者蚀刻或者沉积工艺中可能带来的误差，优选地，所述铜柱导体上边缘直径l1占所述通孔靠近所述铜柱导体一侧的边缘直径l2的70％-90％。
7、为了确保rdl重布线层与芯片pillar之间或者rdl重布线层之间的导体阻抗不会成为封装过程可能产生的高阻抗节点，进一步优选地，所述导电结的厚度大于等于重布线导体的厚度，材料采用铜。
8、为了满足不同型号或者不同扇入/扇出封装要求，本专利技术还提供低阻抗die firstface up封装芯片，包括至少一个封装在塑封体内如上所述的重布线结构，所述重布线结构上堆叠有至少一层重布线导体，封装芯片的下表面上或者外边缘设置有多个与重布线导体电连接的i/o引脚。
9、本专利技术还提供了低阻抗die first face up封装工艺，包括以下步骤：
10、步骤stp100，将晶圆裸片进行研磨、切割后获得的芯片，通过涂覆在载板上的临时键合层将芯片进行重排列；
11、步骤stp200，在至少一个芯片上采用电镀或者沉积的方式获得多个铜柱导体，并通过封装材料将芯片和铜柱导体进行封装，固化后获得封装体，
12、步骤stp300，将步骤stp200获得的封装体靠近所述铜柱导体的一侧进行研磨，直到任一个铜柱导体的顶面均全部露出为止；
13、步骤stp400，在封装体表面设置介电层，并利用光刻或者蚀刻工艺在设置有所述铜柱导体的位置设置用于填充导电结的通孔，所述通孔靠近所述铜柱导体一侧的边缘直径l2大于铜柱导体上边缘直径l1；
14、步骤stp500本文档来自技高网...
【技术保护点】
1.低阻抗Die First Face Up重布线结构,包括自下而上重叠电连接的芯片(3)，铜柱导体(4)和重布线导体(7)，所述芯片(3)和铜柱导体(4)被包裹在封装体(5)中，所述重布线导体(7)与任一铜柱导体(4)之间设置有介电层(6)，其特征在于：所述介电层(6)上具有多个与任一所述铜柱导体(4)同心设置的通孔(61)，所述通孔(61)靠近所述铜柱导体(4)一侧的边缘直径l2大于铜柱导体(4)上边缘直径l1，所述通孔(61)内设置有导电结(71)，导电结(71)分别与铜柱导体(4)和重布线导体(7)电连接。
2.根据权利要求1所述的低阻抗Die First Face Up重布线结构,其特征在于：所述铜柱导体(4)上边缘直径l1占所述通孔(61)靠近所述铜柱导体(4)一侧的边缘直径l2的70％-90％。
3.根据权利要求1所述的低阻抗Die First Face Up重布线结构,其特征在于：所述导电结(71)的厚度大于等于重布线导体(7)的厚度，材料采用铜。
4.低阻抗Die First Face Up封装芯片，其特征在于：包括至少一个封
5.低阻抗Die First Face Up封装工艺，其特征在于，包括以下步骤：
6.根据权利要求5所述的低阻抗Die First Face Up封装工艺，其特征在于，所述铜柱导体(4)上边缘直径l1占所述通孔(61)靠近所述铜柱导体(4)一侧的边缘直径l2的70％-90％。
7.根据权利要求6所述的低阻抗Die First Face Up封装工艺，其特征在于，所述介电层(6)的材料采用可光刻或者刻蚀工艺进行图案化操作的聚酰亚胺、磷硅酸盐玻璃(phosphosil icate glass，PSG)、硼硅酸盐玻璃(borosilicate glass，BSG)、聚苯并恶唑(PBO)、苯并环丁烯(BCB)环氧树脂、氮化物(例如氮化硅)、氧化物(例如氧化硅)。
8.根据权利要求7所述的低阻抗Die First Face Up封装工艺，其特征在于，所述介电层(6)采用化学气相沉积(chemical vapor deposition,CVD)、等离子体增强型化学气相沉积(plasma-enhanced chemical vapor deposition,PECVD)和旋转涂布(spin-oncoating)中的任一一种。
9.根据权利要求7所述的低阻抗Die First Face Up封装工艺，其特征在于，所述重布线导体(7)采用电镀或者沉积工艺对铝、钛、铜、镍、钨和/或其合金制成且可利用光刻及刻蚀工艺进行图案化的材料进行重布线制作。
10.根据权利要求5所述的低阻抗Die First Face Up封装工艺，其特征在于，所述芯片(3)为相同型号的芯片裸片或者不同芯片裸片；
...【技术特征摘要】
1.低阻抗die first face up重布线结构,包括自下而上重叠电连接的芯片(3)，铜柱导体(4)和重布线导体(7)，所述芯片(3)和铜柱导体(4)被包裹在封装体(5)中，所述重布线导体(7)与任一铜柱导体(4)之间设置有介电层(6)，其特征在于：所述介电层(6)上具有多个与任一所述铜柱导体(4)同心设置的通孔(61)，所述通孔(61)靠近所述铜柱导体(4)一侧的边缘直径l2大于铜柱导体(4)上边缘直径l1，所述通孔(61)内设置有导电结(71)，导电结(71)分别与铜柱导体(4)和重布线导体(7)电连接。
2.根据权利要求1所述的低阻抗die first face up重布线结构,其特征在于：所述铜柱导体(4)上边缘直径l1占所述通孔(61)靠近所述铜柱导体(4)一侧的边缘直径l2的70％-90％。
3.根据权利要求1所述的低阻抗die first face up重布线结构,其特征在于：所述导电结(71)的厚度大于等于重布线导体(7)的厚度，材料采用铜。
4.低阻抗die first face up封装芯片，其特征在于：包括至少一个封装在塑封体内如权利要求1-3任一项所述的重布线结构，所述重布线结构上堆叠有至少一层重布线导体(7)，封装芯片的下表面上或者外边缘设置有多个与重布线导体(7)电连接的i/o引脚。
5.低阻抗die first face up封装工艺，其特征在于，包括以下步骤：
6.根据权利要求5所述的低阻抗die ...
【专利技术属性】
技术研发人员：吕鹏，江俊波，
申请(专利权)人：成都奕成集成电路有限公司，
类型：发明
国别省市：
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