【技术实现步骤摘要】
本专利技术涉及模数转换领域，尤其涉及一种比较器电路。
技术介绍
1、近年来，随着集成电路制造技术的不断发展，cmos器件的特征尺寸不断减小，集成电路的工作电压也不断降低，在深亚微米工艺下，模数转换器的工作速度得到了极大的提高，同时，功耗进一步降低。但是，作为模数转换器的核心组成部分，比较器的性能成了高速低功耗设计的瓶颈。传统的几种比较器结构，很难同时满足速度、功耗和低电源电压等要求。
2、针对传统的比较器结构，时钟信号始终出现在比较器的每一级中，会给比较器的每一级引入较大的时钟抖动，导致噪声较大，且版图时钟走线也相对复杂，比较器的精度受到极大限制。
技术实现思路
1、鉴于以上现有技术存在的问题，本专利技术提出一种比较器电路，主要解决传统比较器引入时钟抖动较多进而影响比较器精度的问题。
2、为了实现上述目的及其他目的，本专利技术采用的技术方案如下。
3、本申请提供一种比较器电路，包括：第一预放大级，其通过时钟信号进行复位状态和比较状态的切换，在所述复位状态下切断输入信号，并将所述第一预放大级的输出复位至第一预设电平，在所述比较状态下对所述输入信号进行放大以生成第一输出信号；第二预放大级，其包括第一正反馈结构，所述第二预放大级根据所述第一输出信号进行复位状态和比较状态的切换，在比较状态下对所述第一输出信号进行放大以生成第二输出信号，并通过所述第一正反馈结构为所述第二输出信号提供正反馈；以及，锁存器级，其接所述第二输出信号以及所述时钟信号，所述锁存器级
4、在本申请一实施例中，所述第一预放大级包括：第零晶体管、第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第零晶体管的栅极接所述时钟信号，所述第零晶体管的源极接地，所述第一晶体管和所述第二晶体管的源极分别接所述第零晶体管的漏极；所述第一晶体管和所述第二晶体管的栅极分别接所述输入信号的正相和反相；所述第一晶体管的漏极接所述第三晶体管的漏极作为所述第一预放大级的正相输出端，所述第二晶体管的漏极接所述第四晶体管的漏极作为所述第一预放大级的副输出端，所述第三晶体管和所述第四晶体管的源极接电源电压，所述第三晶体管和所述第四晶体管的栅极接所述时钟信号。
5、在本申请一实施例中，所述第二预放大级包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第五晶体管和所述第六晶体管的源极接地，所述第五晶体管和所述第六晶体管的栅极分别接所述第一输出信号的正相和反相，所述第五晶体管的漏极接所述第七晶体管的漏极作为所述第二输出信号的正相，所述第六晶体管的漏极接所述第八晶体管的漏极作为所述第二输出信号的反相，所述第七晶体管和所述第八晶体管的栅极分别接所述第一输出信号的反相和正相，所述第七晶体管和所述第八晶体管的源极接所述电源电压；其中所述第五晶体管至所述第八晶体管组成所述第一正反馈结构。
6、在本申请一实施例中，所述锁存器级包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；所述第九晶体管和所述第十晶体管的源极接地，所述第九晶体管和所述第十晶体管的栅极分别接所述第二输出信号的反相和正相；所述第九晶体管和所述第十晶体管的漏极分别接所述第十二晶体管和所述第十三晶体管的源极；所述第十二晶体管和所述第十六晶体管的栅极接所述第十三晶体管和所述第十七晶体管的漏极作为所述锁存器级的反相输出端；所述第十二晶体管和所述第十六晶体管的漏极接所述第十三晶体管和所述第十七晶体管的栅极作为所述锁存器级的正相输出端，所述第十六晶体管和所述第十七晶体管的源极接所述电源电压，所述第十五晶体管的栅极接所述时钟信号，所述第十五晶体管的源极接所述电源电压，所述第十五晶体管的漏极接所述第十六晶体管的漏极；所述第十八晶体管的栅极接所述时钟信号，所述第十八晶体管的源极接所述电源电压，所述第十八晶体管的漏极接所述第十七晶体管的漏极；所述第十一晶体管的源极接所述电源电压，所述第十一晶体管的漏极作为所述锁存器级的正相输出端，所述第十一晶体管的栅极接所述第二输出信号的反相，所述第十四晶体管的源极接所述电源电压，所述第十四晶体管的栅极接所述第二输出信号的正相；所述第十四晶体管的漏极作为所述锁存器级的反相输出端；其中，所述第十一晶体管和所述第十四晶体管组成所述第二正反馈结构；所述第十二晶体管、第十三晶体管、第十六晶体管和第十七晶体管组成所述第三正反馈结构。
7、在本申请一实施例中，所述锁存器级中电源电压到地的通路中nmos管的数量多于pmos管的数量。
8、在本申请一实施例中，所述第零晶体管、第一晶体管、第二晶体管、第五晶体管、第六晶体管、第九晶体管、第十晶体管、第十二晶体管以及第十三晶体管均采用nmos管；所述第三晶体管、第四晶体管、第七晶体管、第八晶体管、第十一晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管以及第十八晶体管均采用pmos晶体管。
9、如上所述，本申请提出的一种比较器电路，具有以下有益效果。
10、本申请的第二预放大级完全由第一预放大级的输出信号进行控制，减少了时钟信号连接的晶体管数量，进而抑制了时钟信号抖动，可有效提高比较器的精度；此外本申请在第二预放大级以及锁存器级均设置有正反馈结构，增加正反馈回路的数量，可有效提高比较器的比较速度。
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1.一种比较器电路，其特征在于，包括：
2.根据权利要求1所述的比较器电路，其特征在于，所述第一预放大级包括：第零晶体管、第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第零晶体管的栅极接所述时钟信号，所述第零晶体管的源极接地，所述第一晶体管和所述第二晶体管的源极分别接所述第零晶体管的漏极；所述第一晶体管和所述第二晶体管的栅极分别接所述输入信号的正相和反相；所述第一晶体管的漏极接所述第三晶体管的漏极作为所述第一预放大级的正相输出端，所述第二晶体管的漏极接所述第四晶体管的漏极作为所述第一预放大级的副输出端，所述第三晶体管和所述第四晶体管的源极接电源电压，所述第三晶体管和所述第四晶体管的栅极接所述时钟信号。
3.根据权利要求2所述的比较器电路，其特征在于，所述第二预放大级包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第五晶体管和所述第六晶体管的源极接地，所述第五晶体管和所述第六晶体管的栅极分别接所述第一输出信号的正相和反相，所述第五晶体管的漏极接所述第七晶体管的漏极作为所述第二输出信号的正相，所述第六晶体管的漏极接所述第八晶体管的漏极作为所述第
4.根据权利要求3所述的比较器电路，其特征在于，所述锁存器级包括第九晶体管、第十晶体管、第十一晶体管、第十二晶体管、第十三晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管和第十八晶体管；
5.根据权利要求4所述的比较器电路，其特征在于，所述锁存器级中电源电压到地的通路中NMOS管的数量多于PMOS管的数量。
6.根据权利要求5所述的比较器电路，其特征在于，所述第零晶体管、第一晶体管、第二晶体管、第五晶体管、第六晶体管、第九晶体管、第十晶体管、第十二晶体管以及第十三晶体管均采用NMOS管；所述第三晶体管、第四晶体管、第七晶体管、第八晶体管、第十一晶体管、第十四晶体管、第十五晶体管、第十六晶体管、第十七晶体管以及第十八晶体管均采用PMOS晶体管。
...【技术特征摘要】
1.一种比较器电路，其特征在于，包括：
2.根据权利要求1所述的比较器电路，其特征在于，所述第一预放大级包括：第零晶体管、第一晶体管、第二晶体管、第三晶体管和第四晶体管，所述第零晶体管的栅极接所述时钟信号，所述第零晶体管的源极接地，所述第一晶体管和所述第二晶体管的源极分别接所述第零晶体管的漏极；所述第一晶体管和所述第二晶体管的栅极分别接所述输入信号的正相和反相；所述第一晶体管的漏极接所述第三晶体管的漏极作为所述第一预放大级的正相输出端，所述第二晶体管的漏极接所述第四晶体管的漏极作为所述第一预放大级的副输出端，所述第三晶体管和所述第四晶体管的源极接电源电压，所述第三晶体管和所述第四晶体管的栅极接所述时钟信号。
3.根据权利要求2所述的比较器电路，其特征在于，所述第二预放大级包括：第五晶体管、第六晶体管、第七晶体管和第八晶体管；所述第五晶体管和所述第六晶体管的源极接地，所述第五晶体管和所述第六晶体管的栅极分别接所述第一输出信号的正相和反相，所述第五晶体管的漏极接所述第七晶体管的漏极作为所述第二输出信号的正相，所述第...
【专利技术属性】
技术研发人员：徐代果，付东兵，杨松，李雪冰，吴兴兵，王健安，陈光炳，俞宙，张正平，朱璨，刘璐，于海洋，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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