一种功率半导体器件制造技术

技术编号：42341310 阅读：6 留言：0更新日期：2024-08-14 16:18

本发明专利技术提供一种功率半导体器件，包括：P型衬底、N型外延层、介质层、多晶硅控制栅极、多晶硅屏蔽栅极、金属电极；引入分离栅可以增强对漂移区的辅助耗尽作用以优化器件电场分布，提升器件的耐压，可以进一步提高N型外延层的掺杂浓度以降低器件导通电阻，因此器件具有高耐压和低导通电阻的特性，此外分离栅结构可以降低器件的C<subgt;GD</subgt;，降低了器件的动态损耗。该器件对比同档位的LDMOS具有更小的尺寸且仅需要考虑纵向电场；对比同档位的纵向沟槽型分离栅晶体管又无需纵向器件30微米至200微米的衬底，减小了衬底电阻对导通电阻的影响，同时可以实现与其他横向器件的集成。该器件结构为传统的沟槽型分离栅器件提供了新的思路。

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【技术实现步骤摘要】

本专利技术属于半导体功率器件，具体涉及一种功率半导体器件。

技术介绍

1、沟槽型分离栅(shield gate trench，sgt)晶体管因为其低比导通电阻、低栅漏耦合电容、低栅电容、低栅电荷、开关速度快、动态损耗低等优点，在功率器件领域得到了广泛的应用。但是沟槽型分离栅晶体管的衬底的厚度较厚，其范围为30微米至200微米，因此衬底电阻在总电阻中的比例不可忽视，特别是在低电压等级的沟槽型分离栅晶体管中，衬底电阻占比较大，使得器件的导通电阻难以下降。为了解决这一问题，研究者将传统n沟道沟槽型分离栅晶体管倒置于p型衬底上，并引入深层金属(或n型重掺杂多晶硅)与p型衬底内的源极短接，因此该结构的电阻组成仅为：漂移区电阻、沟道电阻、互联金属电阻，且无需考虑衬底电阻的影响，该结构可以减小器件的导通电阻并提升其电流能力；同时该器件衬底材料为p型衬底，且源极和漏极都于器件表面引出，可实现与其他横向器件的集成化；此外该器件具有分离栅结构，引入分离栅可以增强对漂移区的辅助耗尽作用以优化器件电场分布，提升器件的耐压，可以进一步提高n型外延层的掺杂浓度以降低器件导通电阻，因此器件具有高耐压和低导通电阻的特性，此外分离栅结构可以降低器件的cgd，降低了器件的动态损耗。

2、该器件对比同档位的ldmos具有更小的尺寸且仅需要考虑纵向电场；对比同档位的纵向沟槽型分离栅晶体管又无需纵向器件30微米至200微米的衬底，减小了衬底电阻对导通电阻的影响，且可以实现与其他横向器件的集成，该器件结构为传统的沟槽型分离栅提供了新的思路。

<p>技术实现思路

1、鉴于以上所述现有技术的缺点，本专利技术提出了一种功率半导体器件，目的在于提高器件的击穿电压的同时保持器件的低导通电阻。

2、为实现上述目的，本专利技术的技术方案如下：

3、一种功率半导体器件，包括：p型衬底1、位于p型衬底1上方的n型外延层2、位于n型外延层2内中部垂直设置的金属3、位于金属3左右两侧垂直设置的介质层4、位于介质层4内下方的多晶硅控制栅极5、位于介质层4内上方的多晶硅屏蔽栅极6、位于介质层4下方的第一n型重掺杂区7、位于金属3下方的第一p型重掺杂区8、位于介质层4左右两侧的第二n型重掺杂区9，多晶硅控制栅极5、多晶硅屏蔽栅极6、金属3三者之间都存在间隔，第一n型重掺杂区7与第一p型重掺杂区8通过金属3短接形成金属阴极3。

4、作为优选方式，第三p型重掺杂区20设置于介质层4左右两侧、且位于第二n型重掺杂区9下方、多晶硅屏蔽栅极6上方，第三p型重掺杂区20与介质层4相连接。

5、作为优选方式，第四p型重掺杂区21位于介质层4左右两侧，且位于第三p型重掺杂区20下方、多晶硅控制栅极5上方，第三p型重掺杂区20与第四p型重掺杂区21之间存在间隔，第四p型重掺杂区21与介质层4相连接。

6、作为优选方式，位于介质层4内中部且在多晶硅控制栅极5与多晶硅屏蔽栅极6之间设有低介电常数介质层30，多晶硅控制栅极5、多晶硅屏蔽栅极6都与低介电常数介质层30相连接。

7、作为优选方式，金属3使用互联金属作为阴极金属，或者选择n型重掺杂多晶硅作为阴极金属。

8、作为优选方式，p型衬底1内上方水平设置第二p型掺杂区10，且位于p型衬底1内的介质层4被第二p型掺杂区10包围。

9、作为优选方式，多晶硅屏蔽栅极6为矩形，多晶硅屏蔽栅极6的水平宽度小于等于多晶硅控制栅极5的水平宽度，矩形多晶硅屏蔽栅极6左侧与n型外延层2的水平间距、相对多晶硅控制栅极5的左侧与n型外延层2的水平间距更大。

10、作为优选方式，多晶硅屏蔽栅极6为一阶阶梯形状，一阶阶梯形状由矩形形状的第一多晶硅屏蔽栅区61和矩形形状的第二多晶硅屏蔽栅区62组成，第二多晶硅屏蔽栅区62位于第一多晶硅屏蔽栅区61上方，第二多晶硅屏蔽栅区62的水平宽度小于第一多晶硅屏蔽栅区61的水平宽度。

11、作为优选方式，多晶硅屏蔽栅极6为二阶阶梯形状，二阶阶梯形状从下至上依次为矩形形状的第一多晶硅屏蔽栅区61、矩形形状的第二多晶硅屏蔽栅区62、矩形形状的第三多晶硅屏蔽栅区63，第三多晶硅屏蔽栅区63的水平宽度小于第二多晶硅屏蔽栅区62的水平宽度，第二多晶硅屏蔽栅区62的水平宽度小于第一多晶硅屏蔽栅区61的水平宽度。

12、作为优选方式，低k介质层30的介电常数低于介质层4的介电常数。

13、本专利技术的有益效果为：通过将传统n沟道沟槽型分离栅晶体管倒置于p型衬底上，并引入深层金属(或n型重掺杂多晶硅)与p型衬底内的源极短接，因此该结构的电阻组成仅为：漂移区电阻、沟道电阻、互联金属电阻，且无需考虑衬底电阻的影响，该结构可以减小器件的导通电阻并提升其电流能力；同时该器件衬底材料为p型衬底，且源极和漏极都于器件表面引出，可实现与其他横向器件的集成；该器件具有分离栅结构，引入分离栅可以增强对漂移区的辅助耗尽作用以优化器件电场分布，进一步的通过改变多晶硅屏蔽栅极的形貌设置为阶梯形状，阶梯形状多晶硅屏蔽栅极的水平宽度随垂直方向的长度的增加而增大，使得n型外延层中间区域的电场可以得到有效提升，使电场整体更加均匀，接近理论最大击穿电压需要的矩形分布，进一步的降低器件的导通电阻；并且可以提高n型外延层的掺杂浓度以降低器件导通电阻，因此器件具有高耐压和低导通电阻的特性；此外分离栅结构可以降低器件的cgd，降低了器件的动态损耗；通过在n型外延层内由多晶硅场板边缘高电场处设置p型重掺杂区改变了电流路径，避免电子流经电场峰值处，减小了发生热电子注入的几率，在牺牲小部分导通电阻的前提下提高了器件的耐压和可靠性，降低了器件失效的风险；通过在介质层中添加低k介质层，有利于进一步的降低寄生cgs以及cgd，改善器件动态性能；该器件对比同档位的ldmos具有更小的尺寸且仅需要考虑纵向电场；对比同档位的纵向沟槽型分离栅晶体管又无需纵向器件30微米至200微米的衬底，减小了衬底电阻对导通电阻的影响，可实现与其他横向器件的集成。

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【技术保护点】

1.一种功率半导体器件，其特征在于包括：P型衬底(1)、位于P型衬底(1)上方的N型外延层(2)、位于N型外延层(2)内中部垂直设置的金属(3)、位于金属(3)左右两侧垂直设置的介质层(4)、位于介质层(4)内下方的多晶硅控制栅极(5)、位于介质层(4)内上方的多晶硅屏蔽栅极(6)、位于介质层(4)下方的第一N型重掺杂区(7)、位于金属(3)下方的第一P型重掺杂区(8)、位于介质层(4)左右两侧的第二N型重掺杂区(9)，多晶硅控制栅极(5)、多晶硅屏蔽栅极(6)、金属(3)三者之间都存在间隔，第一N型重掺杂区(7)与第一P型重掺杂区(8)通过金属(3)短接形成金属阴极(3)。

2.根据权利要求1所述的一种功率半导体器件，其特征在于包括：第三P型重掺杂区(20)设置于介质层(4)左右两侧、且位于第二N型重掺杂区(9)下方、多晶硅屏蔽栅极(6)上方，第三P型重掺杂区(20)与介质层(4)相连接。

3.根据权利要求2所述的一种功率半导体器件，其特征在于包括：第四P型重掺杂区(21)位于介质层(4)左右两侧，且位于第三P型重掺杂区(20)下方、多晶硅控制栅极(5)

4.根据权利要求1所述的一种功率半导体器件，其特征在于：位于介质层(4)内中部且在多晶硅控制栅极(5)与多晶硅屏蔽栅极(6)之间设有低介电常数介质层(30)，多晶硅控制栅极(5)、多晶硅屏蔽栅极(6)都与低介电常数介质层(30)相连接。

5.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：金属(3)使用互联金属作为阴极金属，或者选择N型重掺杂多晶硅作为阴极金属。

6.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：P型衬底(1)内上方水平设置第二P型掺杂区(10)，且位于P型衬底(1)内的介质层(4)被第二P型掺杂区(10)包围。

7.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：多晶硅屏蔽栅极(6)为矩形，多晶硅屏蔽栅极(6)的水平宽度小于等于多晶硅控制栅极(5)的水平宽度，矩形多晶硅屏蔽栅极(6)左侧与N型外延层(2)的水平间距、相对多晶硅控制栅极(5)的左侧与N型外延层(2)的水平间距更大。

8.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：多晶硅屏蔽栅极(6)为一阶阶梯形状，一阶阶梯形状由矩形形状的第一多晶硅屏蔽栅区(61)和矩形形状的第二多晶硅屏蔽栅区(62)组成，第二多晶硅屏蔽栅区(62)位于第一多晶硅屏蔽栅区(61)上方，第二多晶硅屏蔽栅区(62)的水平宽度小于第一多晶硅屏蔽栅区(61)的水平宽度。

9.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：多晶硅屏蔽栅极(6)为二阶阶梯形状，二阶阶梯形状从下至上依次为矩形形状的第一多晶硅屏蔽栅区(61)、矩形形状的第二多晶硅屏蔽栅区(62)、矩形形状的第三多晶硅屏蔽栅区(63)，第三多晶硅屏蔽栅区(63)的水平宽度小于第二多晶硅屏蔽栅区(62)的水平宽度，第二多晶硅屏蔽栅区(62)的水平宽度小于第一多晶硅屏蔽栅区(61)的水平宽度。

10.根据权利要求4所述的一种功率半导体器件，其特征在于：低K介质层(30)的介电常数低于介质层(4)的介电常数。

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【技术特征摘要】

1.一种功率半导体器件，其特征在于包括：p型衬底(1)、位于p型衬底(1)上方的n型外延层(2)、位于n型外延层(2)内中部垂直设置的金属(3)、位于金属(3)左右两侧垂直设置的介质层(4)、位于介质层(4)内下方的多晶硅控制栅极(5)、位于介质层(4)内上方的多晶硅屏蔽栅极(6)、位于介质层(4)下方的第一n型重掺杂区(7)、位于金属(3)下方的第一p型重掺杂区(8)、位于介质层(4)左右两侧的第二n型重掺杂区(9)，多晶硅控制栅极(5)、多晶硅屏蔽栅极(6)、金属(3)三者之间都存在间隔，第一n型重掺杂区(7)与第一p型重掺杂区(8)通过金属(3)短接形成金属阴极(3)。

2.根据权利要求1所述的一种功率半导体器件，其特征在于包括：第三p型重掺杂区(20)设置于介质层(4)左右两侧、且位于第二n型重掺杂区(9)下方、多晶硅屏蔽栅极(6)上方，第三p型重掺杂区(20)与介质层(4)相连接。

3.根据权利要求2所述的一种功率半导体器件，其特征在于包括：第四p型重掺杂区(21)位于介质层(4)左右两侧，且位于第三p型重掺杂区(20)下方、多晶硅控制栅极(5)上方，第三p型重掺杂区(20)与第四p型重掺杂区(21)之间存在间隔，第四p型重掺杂区(21)与介质层(4)相连接。

5.根据权利要求1至4任意一项所述的一种功率半导体器件，其特征在于：金属(3)使用...

【专利技术属性】
技术研发人员：乔明，黎奕辰，陈簿江，王嘉璐，刘文良，黄柯月，史则升，张波，
申请(专利权)人：电子科技大学广东电子信息工程研究院，
类型：发明
国别省市：

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