【技术实现步骤摘要】
本专利技术属于集成电路领域中的硅前验证领域，具体涉及一种针对处理器原型验证环境缺陷的快速检测方法及装置。
技术介绍
1、在芯片的生产过程中，芯片验证工作是保证芯片设计正确性的重要步骤。随着芯片规模和功能上的扩展，验证工作包含的任务愈加繁复，需要花费的时间和资源愈多。基于fpga（field programmable gate array，现场可编程门阵列）构建的处理器原型验证环境是复杂芯片和soc（system on circuit，片上系统）芯片设计验证的一种有效手段，其具有运行速率快的优势，可以弥补软件仿真的不足，缩短验证时间，能够在流片之前更完备地支撑芯片功能及性能验证，可有效降低流片风险。
2、处理器soc一般以ip作为主要构建模块，使用互联总线完成不同模块间的互联通信。为了满足高性能和扩展性的需求，处理器核与io单元、访存单元等通过noc(network onchip，片上网络)连接并相互通信，noc报文到达io单元、访存单元后分别转换为apb接口协议、axi接口协议继续通信。
3、常规的处理器启动工作流程包含复位、取指、访存等几个关键步骤。当系统上电后，首先是flash io、串口等io单元及存储器完成初始化。当flash io、存储器完成初始化后，释放处理器核复位信号，而后处理器核可以通过noc访问flash io、存储器和串口，以实现加载固件、操作系统内核及文件系统，进而完成操作系统启动与应用程序执行，并通过串口将操作系统启动过程及应用程序执行状态等的信息打印输出。
4、然而，
技术实现思路
1、本专利技术要解决的技术问题：针对现有技术的上述问题，提供一种针对处理器原型验证环境缺陷的快速检测方法及装置，本专利技术旨在实现处理器原型验证环境缺陷的高效、自动化地快速定位，提升处理器原型验证环境的构建效率。
2、为了解决上述技术问题，本专利技术采用的技术方案为：
3、一种针对处理器原型验证环境缺陷的快速检测方法，包括：以fpga可综合代码形式实现针对处理器原型验证环境缺陷的缺陷快速检测逻辑，将所述缺陷快速检测逻辑在处理器原型验证环境的验证顶层代码中进行例化，使用指定的硬件描述语言中的标准跨层次引用方法xmr将待测处理器中来自待测处理器中不同逻辑的关键信号以信号组合的方式输入到所述缺陷快速检测逻辑中进行缺陷快速检测并输出环境缺陷检测结果。
4、可选地，所述关键信号包括flash io逻辑的初始化完成信号sd_init_done、存储器逻辑初始化完成信号mem_init_done、处理器核复位信号rst_done和复位检测通过信号rst_check_pass；所述缺陷快速检测逻辑包括用于对复位逻辑进行检测的复位检测模块，所述复位检测模块包含一个具有s0_0、s0_1、s0_2和s0_3四个状态的第一状态机，复位时第一状态机处于s0_0状态；在s0_0状态下，当flash io逻辑的初始化完成信号sd_init_done为1时，第一状态机由s0_0状态跳转到s0_1状态，否则继续保持在s0_0状态；s0_1状态用于所述复位检测状态机检测存储器与ddr存储芯片间的物理链路连接初始化是否完成，在s0_1状态下，当存储器逻辑初始化完成信号mem_init_done为1时，第一状态机由s0_1状态跳转到s0_2状态，否则继续保持在s0_1状态；s0_2状态用于检测所述复位检测状态机检测所述待测处理器是否完成复位，在s0_2状态下，当处理器核复位信号rst_done为1时，第一状态机由s0_2状态跳转到s0_3状态，否则继续保持在s0_2状态；s0_3状态是指处理器完成了复位相关逻辑的检测，在s0_3状态下，将复位检测成功信号rst_check_pass拉高并输出，第一状态机跳转到s0_0状态；且在s0_1状态～s0_3状态下，只要重置信号resetn为0则直接进入s0_0状态。
5、可选地，所述关键信号包括noc发送通道物理链路链接成功信号tx_link_active、noc接收通道物理链路链接成功信号rx_link_active、noc请求通道报文有效信号core_req_valid、flash io逻辑中的选择信号flash_psel、flash io逻辑中的读写信号flash_pwrite、flash io逻辑中的使能信号flash_penable、noc数据通道报文有效信号core_dat_valid，以及待测处理器的取指与数据读写相关逻辑的检测通过信号core_sd_check_pass；所述缺陷快速检测逻辑包括用于对处理器核逻辑进行检测的待测处理器取指与数据读写检测模块，所述待测处理器取指与数据读写检测模块包括具有s1_0、s1_1、s1_2、s1_3、s1_4和s1_5共六个状态的第二状态机，复位时第二状态机处于s1_0状态；在s1_0状态下，当noc发送通道物理链路链接成功信号tx_link_active为1时，第二状态机由s1_0状态跳转到s1_1状态，否则继续保持在s1_0状态；s1_1状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中核的通信协议中接收通路，在s1_1状态下，当noc接收通道物理链路链接成功信号rx_link_active为1时，第二状态机由s1_1状态跳转到s1_2状态，否则继续保持在s1_1状态；s1_2状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否开始通过请求通路传输请求报文，在s1_2状态下，当noc请求通道报文有效信号core_req_valid为1时，第二状态机由s1_2状态跳转到s1_3状态，否则继续保持在s1_2状态；s1_3状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中io单元是否收到处理器核发送的请求报文，在s1_3状态下，当flash io逻辑中的选择信号flash_psel、读写信号flash_pwrite和使能信号flash_penable依次拉高时，第二状态机由s1_3状态跳转到s1_4状态，否则继续保持在s1_3状态；s1_4状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否可以通过数据通路传输数据报文，在s1_4状态下，当noc数据通道报文有效信号core_dat_valid为1时，第二状态机由本文档来自技高网...
【技术保护点】
1.一种针对处理器原型验证环境缺陷的快速检测方法，其特征在于，包括：以FPGA可综合代码形式实现针对处理器原型验证环境缺陷的缺陷快速检测逻辑，将所述缺陷快速检测逻辑在处理器原型验证环境的验证顶层代码中进行例化，使用指定的硬件描述语言中的标准跨层次引用方法XMR将待测处理器中来自待测处理器中不同逻辑的关键信号以信号组合的方式输入到所述缺陷快速检测逻辑中进行缺陷快速检测并输出环境缺陷检测结果。
2. 根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括FLASH IO逻辑的初始化完成信号sd_init_done、存储器逻辑初始化完成信号mem_init_done、处理器核复位信号rst_done和复位检测通过信号rst_check_pass；所述缺陷快速检测逻辑包括用于对复位逻辑进行检测的复位检测模块，所述复位检测模块包含一个具有S0_0、S0_1、S0_2和S0_3四个状态的第一状态机，复位时第一状态机处于S0_0状态；在S0_0状态下，当FLASH IO逻辑的初始化完成信号sd_init_done为1时，第一状态机由S0_0状态跳
3. 根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括NoC发送通道物理链路链接成功信号tx_link_active、NoC接收通道物理链路链接成功信号rx_link_active、NoC请求通道报文有效信号core_req_valid、FLASH IO逻辑中的选择信号flash_psel、FLASH IO逻辑中的读写信号flash_pwrite、FLASHIO逻辑中的使能信号flash_penable、NoC数据通道报文有效信号core_dat_valid，以及待测处理器的取指与数据读写相关逻辑的检测通过信号core_sd_check_pass；所述缺陷快速检测逻辑包括用于对处理器核逻辑进行检测的待测处理器取指与数据读写检测模块，所述待测处理器取指与数据读写检测模块包括具有S1_0、S1_1、S1_2、S1_3、S1_4和S1_5共六个状态的第二状态机，复位时第二状态机处于S1_0状态；在S1_0状态下，当NoC发送通道物理链路链接成功信号tx_link_active为1时，第二状态机由S1_0状态跳转到S1_1状态，否则继续保持在S1_0状态；S1_1状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中核的通信协议中接收通路，在S1_1状态下，当NoC接收通道物理链路链接成功信号rx_link_active为1时，第二状态机由S1_1状态跳转到S1_2状态，否则继续保持在S1_1状态；S1_2状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否开始通过请求通路传输请求报文，在S1_2状态下，当NoC请求通道报文有效信号core_req_valid为1时，第二状态机由S1_2状态跳转到S1_3状态，否则继续保持在S1_2状态；S1_3状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中IO单元是否收到处理器核发送的请求报文，在S1_3状态下，当FLASH IO逻辑中的选择信号flash_psel、读写信号flash_pwrite和使能信号flash_penable依次拉高时，第二状态机由S1_3状态跳转到S1_4状态，否则继续保持在S1_3状态；S1_4状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否可以通过数据通路传输数据报文，在S1_4状态下，当NoC数据通道报文有效信号core_dat_valid为1时，第二状态机由S1_4状态跳转到S1_5状态，否则继续保持在S1_4状态；S1_5状态是指处理器是否完成了待测处理器取指与数据读写相关逻辑的检测，在S1_5状态下，将待测处理器取...
【技术特征摘要】
1.一种针对处理器原型验证环境缺陷的快速检测方法，其特征在于，包括：以fpga可综合代码形式实现针对处理器原型验证环境缺陷的缺陷快速检测逻辑，将所述缺陷快速检测逻辑在处理器原型验证环境的验证顶层代码中进行例化，使用指定的硬件描述语言中的标准跨层次引用方法xmr将待测处理器中来自待测处理器中不同逻辑的关键信号以信号组合的方式输入到所述缺陷快速检测逻辑中进行缺陷快速检测并输出环境缺陷检测结果。
2. 根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括flash io逻辑的初始化完成信号sd_init_done、存储器逻辑初始化完成信号mem_init_done、处理器核复位信号rst_done和复位检测通过信号rst_check_pass；所述缺陷快速检测逻辑包括用于对复位逻辑进行检测的复位检测模块，所述复位检测模块包含一个具有s0_0、s0_1、s0_2和s0_3四个状态的第一状态机，复位时第一状态机处于s0_0状态；在s0_0状态下，当flash io逻辑的初始化完成信号sd_init_done为1时，第一状态机由s0_0状态跳转到s0_1状态，否则继续保持在s0_0状态；s0_1状态用于所述复位检测状态机检测存储器与ddr存储芯片间的物理链路连接初始化是否完成，在s0_1状态下，当存储器逻辑初始化完成信号mem_init_done为1时，第一状态机由s0_1状态跳转到s0_2状态，否则继续保持在s0_1状态；s0_2状态用于检测所述复位检测状态机检测所述待测处理器是否完成复位，在s0_2状态下，当处理器核复位信号rst_done为1时，第一状态机由s0_2状态跳转到s0_3状态，否则继续保持在s0_2状态；s0_3状态是指处理器完成了复位相关逻辑的检测，在s0_3状态下，将复位检测成功信号rst_check_pass拉高并输出，第一状态机跳转到s0_0状态；且在s0_1状态～s0_3状态下，只要重置信号resetn为0则直接进入s0_0状态。
3. 根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括noc发送通道物理链路链接成功信号tx_link_active、noc接收通道物理链路链接成功信号rx_link_active、noc请求通道报文有效信号core_req_valid、flash io逻辑中的选择信号flash_psel、flash io逻辑中的读写信号flash_pwrite、flashio逻辑中的使能信号flash_penable、noc数据通道报文有效信号core_dat_valid，以及待测处理器的取指与数据读写相关逻辑的检测通过信号core_sd_check_pass；所述缺陷快速检测逻辑包括用于对处理器核逻辑进行检测的待测处理器取指与数据读写检测模块，所述待测处理器取指与数据读写检测模块包括具有s1_0、s1_1、s1_2、s1_3、s1_4和s1_5共六个状态的第二状态机，复位时第二状态机处于s1_0状态；在s1_0状态下，当noc发送通道物理链路链接成功信号tx_link_active为1时，第二状态机由s1_0状态跳转到s1_1状态，否则继续保持在s1_0状态；s1_1状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中核的通信协议中接收通路，在s1_1状态下，当noc接收通道物理链路链接成功信号rx_link_active为1时，第二状态机由s1_1状态跳转到s1_2状态，否则继续保持在s1_1状态；s1_2状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否开始通过请求通路传输请求报文，在s1_2状态下，当noc请求通道报文有效信号core_req_valid为1时，第二状态机由s1_2状态跳转到s1_3状态，否则继续保持在s1_2状态；s1_3状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中io单元是否收到处理器核发送的请求报文，在s1_3状态下，当flash io逻辑中的选择信号flash_psel、读写信号flash_pwrite和使能信号flash_penable依次拉高时，第二状态机由s1_3状态跳转到s1_4状态，否则继续保持在s1_3状态；s1_4状态用于检测所述待测处理器取指与数据读写检测状态机监听所述待测处理器中的核是否可以通过数据通路传输数据报文，在s1_4状态下，当noc数据通道报文有效信号core_dat_valid为1时，第二状态机由s1_4状态跳转到s1_5状态，否则继续保持在s1_4状态；s1_5状态是指处理器是否完成了待测处理器取指与数据读写相关逻辑的检测，在s1_5状态下，将待测处理器取指与数据读写检测成功信号core_sd_check_pass拉高并输出，第二状态机由s1_5状态跳转到s1_0状态；且在s1_1状态～s1_5状态下，只要重置信号resetn为0则直接进入s1_0状态。
4. 根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括apb协议的选择信号uart_psel、读写信号uart_pwrite、使能信号uart_penable和地址信号uart_paddr；所述缺陷快速检测逻辑包括用于对待测处理器中的uart io模块进行检测的io检测模块，所述io检测模块在检测到uart io模块的通信链路被选中使得地址信号uart_paddr有效，选择信号uart_psel、读写信号uart_pwrite、使能信号uart_penable均拉高时判定检测通过，将io检测成功信号uart_check_pass拉高并输出。
5.根据权利要求1所述的针对处理器原型验证环境缺陷的快速检测方法，其特征在于，所述关键信号包括axi协议的读数据通道有效信号mem_r_valid、读数据通道就绪信号mem_r_ready、读地址通道有效信号mem_ar_valid、读地址通道就绪信号mem_ar_ready、写数据通道有效信号mem_w_valid、写数据通道就绪信号mem_w_ready、写地址通道有效信号mem_aw_valid、写地址通道就绪信号mem_aw_ready、写响应通道有效信号mem_b_valid以及写响应通道就绪信号mem_b_ready；所述缺陷快速检测逻辑包括用于待测处理器中存储器模块的访存检测模块，所述访存检测模块包括一个具有s3_0、s3_1、s3_2、s3_3、s3_4和s3_5共6个状态的第三状态机，复位时第三状态机处于s3_0状态；在s3_0状态下，当写地址通道有效信号mem_aw_valid为1、写地址通道就绪信号mem_aw_ready为1时，第三状态机由s3_0状态跳转到s3_1状态，否则继续保持在s3_0状态；s3_1状态用于检测所述待测处理器的存储器模块的写数据通道是否存在有效数据，在s3_1状态下，若写数据通道有效信号mem_w_valid及写数据通道就绪信号mem_w_ready均拉高时，第三状态机由s3_1状态跳转到s3_2状态...
【专利技术属性】
技术研发人员：铁俊波，赵祉乔，龚嘉健，王荣，邓林，潘国腾，罗莉，荀长庆，周理，周海亮，邓全，石伟，廖焕乾，唐诗雯，黎渊，张磊，赖明澈，王永文，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：
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