【技术实现步骤摘要】
本申请涉及集成电路，具体涉及一种芯片测试装置及存储介质。
技术介绍
1、可测性设计(design for test，dft)是一种集成电路(integrated circuit，ic)设计技术。它是一种将特殊结构在设计阶段植入电路的方法，以便生产完成后进行测试，确保检测后的ic没有制造上的缺陷。
2、随着芯片的集成度越来越高，规模越来越复杂，芯片的dft测试就越来越重要。而衡量dft测试的最关键指标之一，就是测试覆盖率。因此如何提高dft覆盖率成了一个关键问题。
技术实现思路
1、本申请实施例提供了一种芯片测试装置及存储介质，可以提高芯片的dft测试覆盖率。
2、第一方面，本申请实施例提供了一种芯片测试装置，包括：
3、多路选择器；
4、pad，所述pad与所述多路选择器连接；
5、连接模块，所述连接模块与所述多路选择器连接；
6、输入测试点，所述输入测试点与所述多路选择器连接；
7、输出测试点，所述输出测试点与所述多路选择器连接；
8、第一可测试点，所述第一可测试点与所述多路选择器连接；
9、第二可测试点，所述第二可测试点与所述多路选择器连接；
10、第一测试专用寄存器，所述第一测试专用寄存器与所述第一可测试点连接；
11、第二测试专用寄存器，所述第二测试专用寄存器与所述第二可测试点连接；
12、其中，所述多路选择器用于根据需求将所述pa
13、在本申请实施例提供的芯片测试装置中，当处于正常功能模式，且所述pad不作为扫描链的输入/输出端口时，所述多路选择器用于将所述连接模块的输出路由至所述pad的输入，将所述pad的输出路由至所述连接模块的输入。
14、在本申请实施例提供的芯片测试装置中，当处于测试模式，且所述pad不作为扫描链的输入/输出端口时，所述多路选择器用于将所述第一可测试点与所述连接模块的输入相连，以将所述第一测试专用寄存器的输出路由至所述连接模块的输入；将所述第二可测试点与所述连接模块的输出相连，以将所述连接模块的输出路由至所述第二测试专用寄存器的输入。
15、在本申请实施例提供的芯片测试装置中，当处于正常功能模式，且所述pad作为扫描链的输入端口时，所述多路选择器用于将所述连接模块的输出路由至所述pad的输入，将所述pad的输出路由至所述连接模块的输入。
16、在本申请实施例提供的芯片测试装置中，当处于测试模式，且所述pad作为扫描链的输入端口时，所述多路选择器用于将所述pad的输出与所述输入测试点相连，以通过所述输入测试点连接至芯片内部电路的扫描链输入；将所述第一可测试点与所述连接模块的输入相连，以接入所述第一测试专用寄存器；将第二可测试点与所述连接模块的输出相连，以接入所述第二测试专用寄存器。
17、在本申请实施例提供的芯片测试装置中，当处于正常功能模式，且所述pad作为扫描链的输出端口时，所述多路选择器用于将所述连接模块的输出路由至所述pad的输入，将所述pad的输出路由至所述连接模块的输入。
18、在本申请实施例提供的芯片测试装置中，当处于测试模式，且所述pad作为扫描链的输出端口时，所述多路选择器用于将所述输出测试点与所述pad的输入相连，以通过所述输出测试点接收芯片内部电路的扫描链输出；将所述第一可测试点与所述连接模块的输入相连，以接入所述第一测试专用寄存器；将第二可测试点与所述连接模块的输出相连，以接入所述第二测试专用寄存器。
19、在本申请实施例提供的芯片测试装置中，在正常功能模式下，所述第一测试专用寄存器和所述第二测试专用寄存器处于低功耗状态；
20、所述第一测试专用寄存器和所述第二测试专用寄存器的时钟根据测试模式使能信号进行时钟门控，以使所述第一测试专用寄存器和所述第二测试专用寄存器处于低功耗状态。
21、在本申请实施例提供的芯片测试装置中，还包括：
22、旁路逻辑，所述旁路逻辑与所述多路选择器连接，以在非测试模式时，确保所述pad的功能正确。
23、第二方面，本申请实施例提供了一种存储介质，所述存储介质存储有计算机程序，所述计算机程序用于使计算机作为上述的芯片测试装置发挥功能。
24、综上所述，本申请实施例提供的芯片测试装置包括多路选择器、pad、连接模块、输入测试点、输出测试点、第一可测试点、第二可测试点、第一测试专用寄存器和第二测试专用寄存器，所述pad、所述连接模块、所述输入测试点、所述输出测试点、所述第一可测试点和所述第二可测试点分别与所述多路选择器连接，所述第一测试专用寄存器与所述第一可测试点连接，所述第二测试专用寄存器与所述第二可测试点连接；其中，所述多路选择器用于根据需求将所述pad、所述输入测试点、所述输出测试点、所述第一可测试点和所述第二可测试点中的至少一个连接到所述连接模块，以实现测试模式与正常功能模式的切换。本方案可以通过第一可测试点和所述第二可测试点将第一测试专用寄存器和第二测试专用寄存器串入扫描链，使得连接模块逻辑可测，从而提升芯片的dft测试覆盖率。
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1.一种芯片测试装置，其特征在于，包括：
2.如权利要求1所述的芯片测试装置，其特征在于，当处于正常功能模式，且所述PAD不作为扫描链的输入/输出端口时，所述多路选择器用于将所述连接模块的输出路由至所述PAD的输入，将所述PAD的输出路由至所述连接模块的输入。
3.如权利要求1所述的芯片测试装置，其特征在于，当处于测试模式，且所述PAD不作为扫描链的输入/输出端口时，所述多路选择器用于将所述第一可测试点与所述连接模块的输入相连，以将所述第一测试专用寄存器的输出路由至所述连接模块的输入；将所述第二可测试点与所述连接模块的输出相连，以将所述连接模块的输出路由至所述第二测试专用寄存器的输入。
4.如权利要求1所述的芯片测试装置，其特征在于，当处于正常功能模式，且所述PAD作为扫描链的输入端口时，所述多路选择器用于将所述连接模块的输出路由至所述PAD的输入，将所述PAD的输出路由至所述连接模块的输入。
5.如权利要求1所述的芯片测试装置，其特征在于，当处于测试模式，且所述PAD作为扫描链的输入端口时，所述多路选择器用于将所述PAD的输出与所
6.如权利要求1所述的芯片测试装置，其特征在于，当处于正常功能模式，且所述PAD作为扫描链的输出端口时，所述多路选择器用于将所述连接模块的输出路由至所述PAD的输入，将所述PAD的输出路由至所述连接模块的输入。
7.如权利要求1所述的芯片测试装置，其特征在于，当处于测试模式，且所述PAD作为扫描链的输出端口时，所述多路选择器用于将所述输出测试点与所述PAD的输入相连，以通过所述输出测试点接收芯片内部电路的扫描链输出；将所述第一可测试点与所述连接模块的输入相连，以接入所述第一测试专用寄存器；将第二可测试点与所述连接模块的输出相连，以接入所述第二测试专用寄存器。
8.如权利要求1所述的芯片测试装置，其特征在于，在正常功能模式下，所述第一测试专用寄存器和所述第二测试专用寄存器处于低功耗状态；
9.如权利要求1所述的芯片测试装置，其特征在于，还包括：
10.一种存储介质，其特征在于，所述存储介质存储有计算机程序，所述计算机程序用于使计算机作为如权利要求1-9任一项所述的芯片测试装置发挥功能。
...【技术特征摘要】
1.一种芯片测试装置，其特征在于，包括：
2.如权利要求1所述的芯片测试装置，其特征在于，当处于正常功能模式，且所述pad不作为扫描链的输入/输出端口时，所述多路选择器用于将所述连接模块的输出路由至所述pad的输入，将所述pad的输出路由至所述连接模块的输入。
3.如权利要求1所述的芯片测试装置，其特征在于，当处于测试模式，且所述pad不作为扫描链的输入/输出端口时，所述多路选择器用于将所述第一可测试点与所述连接模块的输入相连，以将所述第一测试专用寄存器的输出路由至所述连接模块的输入；将所述第二可测试点与所述连接模块的输出相连，以将所述连接模块的输出路由至所述第二测试专用寄存器的输入。
4.如权利要求1所述的芯片测试装置，其特征在于，当处于正常功能模式，且所述pad作为扫描链的输入端口时，所述多路选择器用于将所述连接模块的输出路由至所述pad的输入，将所述pad的输出路由至所述连接模块的输入。
5.如权利要求1所述的芯片测试装置，其特征在于，当处于测试模式，且所述pad作为扫描链的输入端口时，所述多路选择器用于将所述pad的输出与所述输入测试点相连，以通过所述输入测试点连接至芯片内部电路的扫描链输入；将所述第一可测试点与...
【专利技术属性】
技术研发人员：龙琳，朱洪宇，刘盛彬，张庆，潘攀，
申请(专利权)人：珠海正和微芯科技有限公司，
类型：发明
国别省市：
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