电容元件及其制造方法技术

本发明专利技术提供一种电容元件及其制造方法，该电容元件具有高介电材料及多层垂直式平板电极的电容元件，可采用低温工艺直接制作在一晶片上而与该晶片上的主动元件整合在一起，以减少该电容元件组装及制作的成本。本发明专利技术还利用硅导孔（Ｔｈｒｏｕｇｈ－Ｓｉｌｉｃｏｎ－Ｖｉａ）技术在该电容元件形成垂直导线，而利于制作堆叠式电容元件，进一步提高电容。

【技术实现步骤摘要】

本专利技术是关于一种电容元件；特别是有关于一种采用晶片级工艺的电容 元件及其制造方法。
技术介绍
运算集成电路元件通常需要耦合电容来降低杂讯，离集成电路元件越近的 电容，所产生的寄生电感越小，可以有较佳的电性表现。己知的电容元件有表 面安装式电容元件(Surface Mounting Device type capacitor)、薄膜电容元件及沟 槽式电容元件。传统的表面安装式电容元件1是以多层方式达到高电容，如图 l所示，主要是以厚膜印刷方式印刷电极12在介电层10上，再作堆叠与烧结。 烧结温度通常需要千度以上。虽然可以使用多层制作，电容值可以高，但因为 制作出来的表面安装式电容元件1需要再组装于基板20上，如图2所示，会 增加组装的成本。再者，去耦合电容元件1与集成电路元件22的距离相隔着 基板20，禾U用该电容元件l降低集成电路元件22杂讯的效果不佳。再者，随 着可携式电子元件縮装的需求，电子封装整体的尺寸不断的縮小，表面安装式 电容元件l的尺寸也逐渐縮小，但尺寸的縮小却也增加组装时的成本。薄膜电容元件已知有使用薄膜工艺制作，而利用介电材料层厚度的降低来 提高电容。这一制作方法可与集成电路工艺相结合，但单位面积的电容密度还 是有一定的限制，如果使用多层结构来达到高电容密度，则会增加掩模数目与 制作成本。沟槽式电容元件是在硅晶片上挖出间隔很密且洞很小的沟槽，并在 沟槽内填入薄的介电材料，以得到相当高的电容密度，但此方式工艺困难，制 造费用比较昂贵，如美国专利第5,150,276号及美国专利第5,393,373号
技术实现思路
本专利技术提供一种，可在低温下将具高介电材料及 多层垂直式平板电极的电容元件制作在一晶片上，而与该晶片上的主动元件 整合在一起，可縮短电容元件与主动元件的距离，使电容元件与主动元件有 效结合，以提高主动元件的电性表现。本专利技术提供一种，可采用低温工艺将该电容元件 直接制作在一晶片上，以减少该电容元件组装及制作的费用。本专利技术提供一种，采用晶片级低温工艺将具高介 电材料及多层垂直式平板电极的电容元件直接制作在晶片上。本专利技术提供一种电容元件垂直堆叠结构及其制造方法，利用硅导孔(Through Silicon Via， TSV)技术于每一电容元件内形成垂直导线，再通过对接 这些电容元件的垂直导线，以于晶片上制作垂直堆叠电容元件。据上述，本专利技术提供的一种电容元件，是包括一具有至少一主动元件的 半导体衬底及至少一电容元件是具有一介电材料基体、多个第一平板电极、 一第一共同导线、多个第二平板电极及一第二共同导线。该龟容元件形成于 该半导体衬底中一预定区域，该介电材料基体位于该半导体衬底中该预定区域。这些第一平板电极从该半导体衬底的一表面垂直延伸于该介电材料基体 中而彼此平行配置。该第一共同导线形成于该半导体衬底的该表面上并电连 接这些第一平板电极。这些第二平板电极从该半导体衬底的该表面垂直延伸 于该介电材料基体中，并与这些第一平板电极交错平行配置。该第二共同导 线相对于该第一共同导线而形成于该半导体衬底的该表面上并电连接这些第 二平板电极。本专利技术还提供一种电容元件的制造方法，其包括提供一半导体衬底， 该半导体衬底是具有至少一主动元件；形成至少一空腔于该半导体衬底中一 预定区域；填入一介电材料基体于该空腔中；形成多个彼此平行的平板状引 线孔垂直贯穿该介电材料基体；及形成多个平板电极于这些平板状引线孔内 并同时形成一导线图案于该半导体衬底的一表面上，其中这些平板电极包括彼此交错配置的第一组平板电极及第二组平板电极，该导线图案包括一第一共同导线连接这些第一组平板电极、 一第二共同导线连接这些第二组平板电极、 一第一平行导线连接该第一组平板电极的最外侧平板电极，及一第二平行导线连接该第二组平板电极的最外侧平板电极。本专利技术还提供另一种电容元件的制造方法，其包括提供一半导体衬底， 该半导体衬底是具有至少一主动元件；形成至少一空腔于该半导体衬底中一预定区域；填入一介电材料基体于该空腔中；形成多个彼此平行的第一平板 状引线孔垂直贯穿该介电材料基体；形成多个第一平板电极于这些第一平板 状引线孔内；形成多个彼此平行的第二平板状引线孔垂直贯穿该介电材料基 体并与这些第一平板电极交错配置；及形成多个第二平板电极于这些第二平 板状引线孔内并同时形成一导线图案于该半导体衬底的一表面上，其中该导 线图案包括一第一共同导线连接这些第一平板电极、 一第二共同导线连接这 些第二平板电极、 一第一平行导线连接最外侧的该第一平板电极及一第二平 行导线连接最外侧的该第二平板电极。附图说明图1是一传统表面安装式电容元件的立体结构示意图2是组装有图1所示的表面安装式电容元件的晶片侧视结构示意图3是本专利技术具有多个电容元件的晶片正视示意图，说明本专利技术电容元件可以晶片级工艺制作于该晶片上；图4A是本专利技术电容元件的正视示意图4B是图4A所示电容元件沿B-B线的截面示意图5A至图5F是本专利技术电容元件制造方法的第一具体实施例各工艺步骤对应的截面结构示意图6是本专利技术具有垂直堆叠结构的电容元件截面示意图7A至图7F是本专利技术电容元件制造方法的第二具体实施例各工艺步骤对应的截面结构示意图。 附图标号表面安装式电容元件1半导体衬底3、 4介电层10电极12基板20集成电路元件22电容元件30、 30a、 3(主动元件32、 42空腔300、400介电材料基体301、401第一平板电极302a、402a第二平板电极302b、403a垂直贯穿孔304、407第一共同导线303a第二共同导线303b第一垂直导线304a、術a第二垂直导线304b、407b第一平行导线305a、404第二平行导线305b、405粘着层306、406第一电性接触307a、德a第二电性接触307b、德b焊垫308锡球309具体实施例方式本专利技术提供一种电容元件，可以采用晶片级的低温工艺将电容元件直接 制作在晶片上。本专利技术的低温工艺泛指工艺温度是晶片上集成电路元件可以承受的温度以下，例如40(TC以下。图3所示为本专利技术釆用晶片级(wafer-level) 工艺制作在一晶片3上的多个电容元件30正视示意图。图4A是图3所示晶 片上其中一个电容元件30的正视示意图，而图4B是该电容元件30沿B-B线 的截面示意图。参考图4A，该电容元件30可以制作在该晶片3上的一预定 区域A，以与该晶片3上的主动元件(图中未示出)整合在一起。该电容元件30 是具有一具有高介电常数例如大于1000的介电材料基体(bulk capacitor material) 301、多个第一平板电极302a、 一第一共同导线303a、多个第二平板 电极302b及一第二共同导线303b。该介电材料基体301位于该晶片3中该预 定区域A。在本专利技术中是以粘着层306将该介电材料基体301贴合于该预定 区域A的该晶片3内部(参考图4B)。这些第一平板电极302a是从该晶片3的 一表面垂直延伸于该介电材料基体301中而彼此平行配置。该第一共同导线 303a是形成于该晶片3的该表面上，并电连接这些第一平板电极302a，以将 这些第一平板电极302a电连接至一共同电压端(未示出)。这些第二平板电极 302b从该晶片3的该表面垂直延伸本文档来自技高网...

【技术保护点】
一种电容元件，其特征在于，该元件包括：　　　　一半导体衬底，具有至少一主动元件；　　　　至少一电容元件，形成于所述半导体衬底中一预定区域，所述电容元件包括：　　　　一介电材料基体，位于所述半导体衬底中所述预定区域；　　　　多个第一平板电极，从所述半导体衬底的一表面垂直延伸于所述介电材料基体中而彼此平行配置；　　　　一第一共同导线，形成于所述半导体衬底的所述表面上，并电连接所述多个第一平板电极；　　　　多个第二平板电极，从所述半导体衬底的所述表面垂直延伸于所述介电材料基体中，并与所述多个第一平板电极交错平行配置；及　　　　一第二共同导线，相对于所述第一共同导线而形成于所述半导体衬底的所述表面上，并电连接所述多个第二平板电极。

【技术特征摘要】

【专利技术属性】
技术研发人员：张恕铭，江家雯，
申请(专利权)人：财团法人工业技术研究院，
类型：发明
国别省市：71[中国|台湾]