【技术实现步骤摘要】
本专利技术属于微电子，具体涉及一种基于soi工艺的cmos集成电路基本单元。
技术介绍
1、集成电路技术快速发展，从摩尔定律[1]提出开始，集成电路的发展一直遵循按比例缩小原则。随着器件尺寸的日益减小，等比例缩小原则开始面临严峻的挑战。finfet为鳍式场效应晶体管，其主要特点为沟道区域是一个被栅极包裹的鳍状半导体，沿源漏方向的鳍的长度，为沟道长度。与传统的平面cmos相比，finfet的半环栅鳍形结构增加了栅极对沟道的控制面积，使得栅控能力大大增强，从而可以有效抑制短沟效应，减小亚阈值漏电流。现有技术中还提出了环绕式栅极(gate-all-around)晶体管结构，该结构中其栅极和源漏不再维持鳍形的样子，而是柱体结构垂直穿过栅极，因此栅极可以从四面包裹沟道，延续了finfet立体结构的思路，从而最大程度地实现栅极对沟道区的控制，更好控制短沟道及dibl等效应，实现更大的功耗和面积优势。但是根据irds给出的数据，5nm finfet的栅长实际为18nm，后续的工艺节点下，沟道长度lch也很难按比例缩小，造成cmos集成电路小型化困难。
技术实现思路
1、为解决以上现有技术存在的问题，本专利技术提出了一种基于soi工艺的cmos集成电路基本单元，该单元结构包括：从下到上依次设置有硅单晶半导体区域、外延硅单晶区域、soi区域以及晶体管；晶体管由硅单晶半导体区、沟道区、漂移区、源区、漏区、栅极氧化层以及多晶硅电极组成；其中沟道区设置在soi层上表面的中心区域，沟道区的两侧分别设置漂移区
2、本专利技术的有益效果：
3、本专利技术基于soi工艺在源区和漏区增加漂移区，使得沟道区的掺杂浓度远大于轻掺杂源漏漂移区的掺杂浓度，当该处得到pn结处于反偏时，耗尽区向轻掺杂源漏区延伸，几乎不会向沟道区扩展；通过这种结构保证了沟道区的势垒处于稳定状态，极大的降低了dibl效应；由于沟道区重掺杂，即使沟道长度做到几纳米，也可以有效抑制dibl效应；本专利技术能够极大减小沟道长度，结合目前国内已经成熟的硅平面工艺制程，使用平面工艺也可以做到沟道长度12nm以下，提高芯片集成度。
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1.一种基于SOI工艺的CMOS集成电路基本单元，其特征在于，包括：从下到上依次设置有硅单晶半导体区域、外延硅单晶区域、SOI区域以及晶体管；晶体管由硅单晶半导体区、沟道区、漂移区、源区、漏区、栅极氧化层以及多晶硅电极组成；其中沟道区设置在SOI层上表面的中心区域，沟道区的两侧分别设置漂移区，在两个漂移区的外侧分别设置源区和漏区，在源区和漏区的外侧均设置硅单晶半导体区，沟道区顶部依次设置栅极氧化层和多晶硅电极。
2.根据权利要求1所述的一种基于SOI工艺的CMOS集成电路基本单元，其特征在于，SOI区域采用的材料为SiO2。
3.根据权利要求1所述的一种基于SOI工艺的CMOS集成电路基本单元，其特征在于，沟道区的长度范围为2nm～100nm。
4.根据权利要求1所述的一种基于SOI工艺的CMOS集成电路基本单元，其特征在于，源区的长度范围为2nm～1000nm，漏区的长度范围与源区的长度范围相同。
5.根据权利要求1所述的一种基于SOI工艺的CMOS集成电路基本单元，其特征在于，漂移区的长度范围为2nm～1000nm。
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