一种用于至少两个驱动器(10，11)的控制电路(1)，这些驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件(12，13)，该控制电路包括：‑第一并串转换器(2)，该第一并串转换器包括第一并行输入端口(4)以及可连接至第一驱动器(10)的第一串行输出端口(6)，‑第二并串转换器(3)，该第二并串转换器包括第二并行输入端口(5)以及可连接至第二驱动器(11)的第二串行输出端口(7)，‑处理器单元(8)，该处理器单元被配置成‑将第一数据包流(21)发送至该第一并行输入端口(4)，以及‑将第二数据包流(22)发送至该第二并行输入端口(5)，其中，‑这两个数据包流都被配置成在输出端口(6，7)处被转换成串行数据流(23，24)，并且‑这些串行数据流(23，24)被配置成控制这些驱动器(10，11)。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术专用于一种用于至少两个驱动器的控制电路，其中，驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件。本专利技术还专用于一种包括这种控制电路的开关单元和开关系统。本专利技术还专用于一种包括开关单元或开关系统的电源系统和等离子体系统。
技术介绍
1、当开关元件彼此连接时，同时接通和断开这些开关元件通常非常重要。以同时改变开关元件的导通-截止电阻的方式精确地单独驱动开关元件是一个挑战。在高电压开关的情况下，通常使用串联连接的开关元件。这些开关元件应同时接通和断开。如果一个开关元件接通较晚，则它不得不承载通常不是为其设计的全高电压。另一个挑战是，开关元件从信号接通到输出真正接通之间并不总是具有相同的延迟时间。因此，开关元件必须由单独的驱动信号驱动，该驱动信号应补偿不同延迟时间的差。
2、这对于高电压下具有rf输出的电源来说也是一个挑战。这种电源通常与开关元件一起工作。例如，在开关推挽放大器或开关桥式放大器中，连接在一起的功率晶体管需要以极其同步的方式进行切换。
技术实现思路
1、本专利技术的目的是产生脉冲以精确、稳定且可重复地接通和断开电驱动开关元件。
2、该目的通过根据权利要求1所述的控制电路和/或通过根据权利要求11所述的开关单元、根据权利要求15所述的开关系统、根据权利要求16所述的电源系统、和/或根据权利要求17所述的等离子体系统来解决。本专利技术的其他优选方面ds16763a3106-cn
3、由从属权利要求和说明书涵盖。
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p>4、在本专利技术的一个方面，披露了一种用于至少两个驱动器的控制电路，驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件，控制电路包括：5、-第一并串转换器，该第一并串转换器包括第一并行输入端口以及可连接至第一驱动器的第一串行输出端口，
6、-第二、特别是相同的并串转换器，该第二并串转换器包括第二并行输入端口以及可连接至第二驱动器的第二串行输出端口，
7、-处理器单元，该处理器单元被配置成
8、-将第一数据包流发送至第一并行输入端口，以及
9、-将第二数据包流发送至第二并行输入端口，其中，
10、-这两个数据包流都被配置成特别是通过并串转换器在输出端口处被转换成串行数据流，并且
11、-串行数据流被配置成控制驱动器。
12、在本专利技术的另一方面中，控制电路可以包括或被构建为逻辑可编程单元，特别是现场可编程门阵列(fpga)。逻辑可编程单元、特别是fpga可以包括处理器单元。逻辑可编程单元、特别是fpga可以包括第一并串转换器和第二并串转换器。
13、本专利技术基于使用具有内置并串转换器的千兆字节收发器，这些收发器内置于fpga系统中，最初是为快速通信而设计的。这些收发器及其并串转换器在其输出端以非常高的频率(为一到数ghz的量级)工作。使用标准集成电路处理如此快速的信号将非常困难。内置于fpga中的收发器包括这些专用串行器块。由于高串行化因子，数据必须被处理的频率显著降低。适当的fpga软件使得能够生成期望的控制波形。
14、在本专利技术的另一方面中，控制电路可以包括非易失性存储器，该非易失性存储器在该存储器中具有计算机可读程序，该程序可由处理器单元执行，其中，该程序被配置成使得处理器单元生成该第一数据包流和第二数据包流。
15、在本专利技术的另一方面中，控制电路可以包括系统时钟生成器，该系统时钟生成器被配置成生成系统时钟，其中，输出端口处的串行数据流的频率可以高于系ds16763a3106-cn
16、统时钟的频率。
17、在本专利技术的另一方面中，控制电路可以被配置成调整时间参数，比如电驱动开关元件的相位、脉冲宽度、频率和死区时间。
18、比如相位、脉冲宽度、频率和死区时间等时间参数可以在比系统时钟的时间间隔更小、特别是其二分之一或比二分之一更小、特别是其四分之一或比四分之一更小、特别是其八分之一或比八分之一更小、特别是其十六分之一或比十六分之一更小、特别是其三十二分之一或比三十二分之一更小、特别是其六十四分之一或比六十四分之一更小的时间间隔内被驱动。
19、在本专利技术的另一方面中，控制电路可以包括内置收发器。该内置收发器可以包括并串转换器中的一个。
20、在本专利技术的另一方面中，控制电路可以包括优选地内置于收发器中的内置串行器-解串器单元。该内置串行器-解串器单元可以包括并串转换器中的一个。
21、在本专利技术的另一方面中，控制电路可以包括多个收发器和/或多个串行器-解串器。
22、在本专利技术的另一方面中，多个收发器和/或多个串行器-解串器可以由同一系统时钟进行计时。
23、在本专利技术的另一方面中，第一数据包流和第二数据包流可以被配置成使得电驱动开关元件在其输出端处同步。
24、在本专利技术的另一方面中，控制电路可以包括数据接口，该数据接口被配置成从外部数据处理设备得到数据。
25、在本专利技术的另一方面中，开关单元可以包括至少两个电驱动开关元件，以及
26、-至少两个驱动器，这些驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件，以及
27、-如本披露内容中所描述的控制电路。
28、在本专利技术的另一方面中，开关单元可以包括至少两个如本披露内容中所描述的、特别是可由或者由同一系统时钟驱动的控制电路。
29、在本专利技术的另一方面中，开关系统可以包括如本披露内容中所描述的开关单元以及外部数据处理设备。
30、ds16763a3106-cn
31、在本专利技术的另一方面中，开关系统可以包括如本披露内容中所描述的开关单元以及外部时钟生成器。
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【技术保护点】
1.一种用于至少两个驱动器(10，11)的控制电路(1)，这些驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件(12，13)，该控制电路(1)包括：
2.如权利要求1所述的控制电路，其中，该控制电路(1)是逻辑可编程单元、特别是FPGA。
3.如前述权利要求之一所述的控制电路，包括非易失性存储器(15)，该非易失性存储器在该存储器中具有计算机可读程序，该程序能够由该处理器单元(8)执行，其中，该程序被配置成使得该处理器单元(8)生成该第一数据包流和该第二数据包流(21，22)。
4.如前述权利要求之一所述的控制电路，包括系统时钟生成器(9)，该系统时钟生成器被配置成生成系统时钟(29)，其中，这些输出端口(6，7)处的这些串行数据流(23，24)的频率能够高于该系统时钟(29)的频率。
5.如前述权利要求之一所述的控制电路，其中，该控制电路被配置成调整时间参数，比如这些电驱动开关元件(12，13)的相位、脉冲宽度、频率和死区时间。
6.如前述权利要求之一所述的控制电路，其中，所述控制电路包括内置收发器。
>7.如前述权利要求之一所述的控制电路，其中，所述控制电路包括优选地内置于该收发器中的内置串行器-解串器单元。8.如前述权利要求之一所述的控制电路，其中，所述控制电路包括多个收发器和/或多个串行器-解串器。
9.如前述权利要求之一所述的控制电路，其中，该多个收发器和/或多个串行器-解串器由同一系统时钟(29)进行计时。
10.如前述权利要求之一所述的控制电路，其中，该第一数据包流(21)和该第二数据包流被配置成使得这些电驱动开关元件(12，13)在其输出端处同步。
11.如前述权利要求之一所述的控制电路，其中，该控制单元(1)包括数据接口(14)，该数据接口被配置成从外部数据处理设备(31)得到数据。
12.一种开关单元(100)，该开关单元包括至少两个电驱动开关元件(12，13)，以及
13.如权利要求12所述的开关单元，其中，所述开关单元包括至少两个根据DS16763A3106-cn
14.一种开关系统(101)，包括如前述权利要求12至13之一所述的开关单元(100’，100”)，以及
15.如权利要求14所述的包括开关单元(100’，100”)的开关系统(101)，其中，所述开关系统(101)进一步包括外部时钟生成器(39)。
16.一种电源系统(501)，包括根据前述权利要求14至15之一所述的开关系统(101)或根据前述权利要求12至13之一所述的开关单元(100)。
17.一种等离子体系统(500)，包括根据权利要求16所述的电源系统(501)以及等离子体处理单元(503)。
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【技术特征摘要】
【国外来华专利技术】
1.一种用于至少两个驱动器(10，11)的控制电路(1)，这些驱动器各自被配置成接通和断开彼此电连接的电驱动开关元件(12，13)，该控制电路(1)包括：
2.如权利要求1所述的控制电路，其中，该控制电路(1)是逻辑可编程单元、特别是fpga。
3.如前述权利要求之一所述的控制电路，包括非易失性存储器(15)，该非易失性存储器在该存储器中具有计算机可读程序，该程序能够由该处理器单元(8)执行，其中，该程序被配置成使得该处理器单元(8)生成该第一数据包流和该第二数据包流(21，22)。
4.如前述权利要求之一所述的控制电路，包括系统时钟生成器(9)，该系统时钟生成器被配置成生成系统时钟(29)，其中，这些输出端口(6，7)处的这些串行数据流(23，24)的频率能够高于该系统时钟(29)的频率。
5.如前述权利要求之一所述的控制电路，其中，该控制电路被配置成调整时间参数，比如这些电驱动开关元件(12，13)的相位、脉冲宽度、频率和死区时间。
6.如前述权利要求之一所述的控制电路，其中，所述控制电路包括内置收发器。
7.如前述权利要求之一所述的控制电路，其中，所述控制电路包括优选地内置于该收发器中的内置串行器-解串器单元。
8.如前述权利要求之一所述的控制电路，其中，所述控制电路包括多个收发器和/或多个串行器-解串器。...
【专利技术属性】
技术研发人员：M·比恩奇克，A·格拉博夫斯基，P·瓦赫，K·格德罗伊克，M·维索茨基，
申请(专利权)人：通快许廷格两合公司，
类型：发明
国别省市：
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