预报集成电路负偏压不稳定性失效的测试电路制造技术

本发明专利技术公开了一种预报集成电路负偏压不稳定性失效的测试电路。主要包括测量管（３），恒流偏置电路，电压参考电路，滞回比较器电路，双向开关电路，开关管（１２）。该测量管（３）用于测量阈值电压漂移，该恒流偏置电路给测量管（３）提供恒流偏置，该电压参考电路给滞回比较器提供参考电压，双向开关电路使测量管（３）在退化与测试之间进行切换。退化期间，该开关管（１２）关闭滞回比较器、恒流偏置电路和电压参考电路，以减小功耗；测试时，开关管（１２）开启滞回比较器、恒流偏置电路和电压参考电路，当测量管源漏电压大于参考电压，滞回比较器输出高电平，预示着集成电路即将失效。本发明专利技术可用于对负偏压不稳定性效应失效的预报。

【技术实现步骤摘要】

本专利技术属于电子电路
，涉及负偏压不稳定性失效实时预报电路，可用于大/超大规模以上集成电路的测试与寿命预报。
技术介绍
目前，集成电路的可靠性测试技术得到越来越广泛的应用和发展，如航天电子、航空电子、汽车电子等领域。随着集成电路的发展，包括中央处理器、存储器、以及外围电路等完整系统的片上系统SOC对于提升系统性能、减少系统能耗、降低系统的电磁干扰和提高系统的集成度都有很大的帮助，它不仅顺应了产品轻薄短小的趋势，而且有着高效集成性能，所以正替代集成电路的主要解决方案并成为当前微电子芯片发展的必然趋势。然而，这也给集成电路的失效测试带来了困难。因为SOC是结构复杂的集成电路，内嵌的性质和复杂的关系使soc不能像传统的集成电路那样进行故障检测，故障预测和寿命预测。 现代集成电路的集成度与功率密度不断增大，电路工作时集成电路的温度非常高。处于高温下的PMOSFET在栅极出现负偏压应力时，会发生阈值电压漂移、漏电流减小和跨导退化的问题，从而影响电路的功能甚至导致集成电路失效。针对这种负偏压不稳定性引起的失效问题，目前还没有针对这种失效模式的实时预报技术。
技术实现思路
本专利技术的目的在于针对集成电路在负偏压不稳定性效应下发生的失效问题，提供实时预报集成电路负偏压不稳定性失效的测试电路，以实现对集成电路在负偏压不稳定性应力下引起的失效进行实时测试并进行失效告警。 本专利技术的目的是这样实现的 —.技术原理 集成电路工作时，处于负偏压不稳定性应力下的PMOSFET的阈值电压会发生漂移，因而本专利技术采用监测PMOSFET阈值电压的变化来对在负偏压不稳定性效应影响下的集成电路进行失效报警。本专利技术测试电路中，将用于测试的测量管PMOSFET的栅极与漏极短接，并采用恒定电流加载在PMOSFET的源端对其进行偏置，使其处于饱和状态。当该PMOSFET处于负偏压不稳定性应力下时，其阈值电压的绝对值不断增大。这时，该PMOSFET源漏间的电压也不断增大，并且PMOSFET漏源电压的变化等于阈值电压的变化。随着负偏压不稳定性应力的持续，当PMOSFET阈值电压的漂移量继续增大时，滞回比较器将PMOSFET源漏间的电压与设定电压进行比较，如果PMOSFET源漏间的电压大于设定值，滞回比较器将输出高电平，预示着集成电路即将失效。 二、电路结构 本专利技术的预报集成电路负偏压不稳定性失效的测试电路，包括测量管PMOSFET，两个NMOSFET与电源组成恒流偏置电路，PMOSFET与两个NMOSFET组成电压参考电路，五个NMOSFET与六个PMOSFET组成滞回比较器电路，三个双向开关电路，反相器，开关管PMOSFET ;该测量管PMOSFET用于测量阈值电压漂移；该恒流偏置电路给PMOSFET提供恒流 偏置；该PMOSFET与两个NMOSFET组成的电压参考电路给滞回比较器电路提供参考电压，并 给NMOSFET的栅极提供偏置；三个双向开关电路使测量管PMOSFET在应力退化与测试之间 进行切换；反相器将测量管PMOSFET的栅极应力反相，并传输给其漏极；该开关管PMOSFET 在测量管PMOSFET处于应力期间关闭滞回比较器电路、恒流偏置电路和电压参考电路，以 减小功耗；测试时，开关管开启滞回比较器电路、恒流偏置电路和电压参考电路，当测量管 PMOSFET源漏之间的电压大于参考电压VKEF时，滞回比较器电路输出高电平，预示着集成电 路即将失效。 本专利技术具有如下优点 (1)本专利技术的测试电路采用滞回比较器电路对测量管阈值电压的漂移量进行判 断，避免了负偏压不稳定性失效中的恢复效应引起的误报警。 (2)本专利技术的测试电路采用电路中的恒流偏置电路对测量管进行偏置，无须额外 提供电流源。 (3)本专利技术的测试电路采用电路中的电压参考电路给滞回比较器电路提供参考电 压，无须额外提供电压参考。 (4)在测量管处于应力退化期间，本专利技术的测试电路中的滞回比较器电路、恒流偏 置电路和电压参考电路处于待机状态，减小了集成电路的功耗需求。 (5)本专利技术的测试电路将测量管的退化过程置于集成电路中，直接采用集成电路 中器件所经历的电应力施加给测量管，并且测量管经历的温度应力也与集成电路相同，实 时地反应了集成电路温度应力的变化过程。附图说明 图1是本专利技术的测试原理图； 图2是本专利技术的测试电路图； 图3是本专利技术的负偏压不稳定性失效测试管所加的应力配置图； 图4本专利技术的负偏压不稳定性失效预报测试电路仿真图。 具体的实施方式 以下结合附图详细说明本专利技术的原理及测试电路。 参照图l，在负偏压不稳定性应力下，PMOSFET的阈值电压会发生漂移，本专利技术是 基于这一现象来对负偏压不稳定性失效进行预报的。图1中PM0SFET3是测量管，其栅极与 漏极短接，此时测量管处于饱和状态，恒流源2与其源极相连，给其施加恒流偏置。PMOSFET 3源极4点上的电压为<formula>formula see original document page 5</formula>其中Vth是初始阈值电压，C。,是单位面积的氧化层电容，是载流子迁移率，I。饱和漏电流，W是PMOSFET 3的沟道宽度，L是PMOSFET 3的沟道长度，^ =2(2^-&》1/2 <formula>formula see original document page 5</formula>Y是衬偏系数，VF是衬底硅费米势，VBS是衬源电压。 当阈值电压在负偏压不稳定性应力下发生漂移时，其漂移量AVth的绝对值就等 于4点上电压的变化量A V。，如果V。持续增大，测量管PMOSFET 3将失效。 参照图2，本专利技术的测试电路包括测量管、恒流偏置电路、电压参考电路、滞回比 较器电路、三个双向开关电路K1 K3、反相器24和开关管PM0SFET 12。该恒流偏置电路由 NMOSFET 7， NMOSFET 8与电源组成，该电压参考电路由PMOSFET 9， NMOSFET 10与NMOSFET 11组成，该滞回比较器电路由五个NMOSFET 17 19， 21， 23与六个PMOSFET 13 16,20， 22组成。电路中NMOSFET 7， NMOSFET 8， PMOSFET 9， NMOSFET 10， NMOSFET 11均为栅漏短 接结构。这些测试电路元件均采用标准CMOS工艺设计版图，与其它集成电路版图工艺完全 兼容，并集成于集成电路版图中。整个电路的连接关系如下 NMOSFET 7与NMOSFET 8串联连接，该NMOSFET 8的漏极接电源，组成恒流偏置电 路。 PMOSFET 9的漏极与NMOSFET 10漏极相连，NMOSFET 10的源极与NMOSFET 11的 漏极相连，NMOSFET 11的源极接地，组成的电压参考电路，为滞回比较器提供参考电压V，。 PMOSFET 13的源极与PMOSFET 14的源极相接并与开关管PMOSFET 12的漏极相 连，PMOSFET 13的栅极分别与PMOSFET 14的栅极和PMOSFET 13的漏极相连，PMOSFET 14 的漏极与PMOSFET 16的漏极相连，PMOSFET 13本文档来自技高网...

【技术保护点】
一种预报集成电路负偏压不稳定性失效的测试电路，其特征在于：它包括测量管ＰＭＯＳＦＥＴ（３），两个ＮＭＯＳＦＥＴ（７，８）与电源组成恒流偏置电路，ＰＭＯＳＦＥＴ（９）与两个ＮＭＯＳＦＥＴ（１０，１１）组成电压参考电路，五个ＮＭＯＳＦＥＴ（１７，１８，１９，２１，２３）与六个ＰＭＯＳＦＥＴ（１３，１４，１５，１６，２０，２２）组成滞回比较器电路，三个双向开关电路（Ｋ１，Ｋ２，Ｋ３），反相器（２４），开关管ＰＭＯＳＦＥＴ（１２）；该ＮＭＯＳＦＥＴ（７），ＮＭＯＳＦＥＴ（８），ＰＭＯＳＦＥＴ（９），ＮＭＯＳＦＥＴ（１０），ＮＭＯＳＦＥＴ（１１）均为栅漏短接结构；该测量管ＰＭＯＳＦＥＴ（３）用于测量阈值电压漂移；该恒流偏置电路给ＰＭＯＳＦＥＴ（３）提供恒流偏置；该ＰＭＯＳＦＥＴ（９）与两个ＮＭＯＳＦＥＴ（１０，１１）组成的电压参考电路给滞回比较器电路提供参考电压，并给ＮＭＯＳＦＥＴ（１９）的栅极提供偏置；三个双向开关电路（Ｋ１，Ｋ２，Ｋ３）使ＰＭＯＳＦＥＴ（３）在应力退化与测试之间进行切换；反相器（２４）将ＰＭＯＳＦＥＴ（３）的栅极应力反相，并传输给其漏极；该开关管ＰＭＯＳＦＥＴ（１２）在ＰＭＯＳＦＥＴ（３）处于应力期间关闭滞回比较器电路、恒流偏置电路和电压参考电路，以减小功耗；测试时，开关管（１２）开启滞回比较器电路、恒流偏置电路和电压参考电路，当ＰＭＯＳＦＥＴ（３）源漏之间的电压大于参考电压Ｖ↓［ＲＥＦ］时，滞回比较器电路输出高电平，预示着集成电路即将失效。...

【技术特征摘要】

【专利技术属性】
技术研发人员：庄奕琪，辛维平，李小明，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：87[中国|西安]