包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法技术

本发明专利技术涉及包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法。一种电子器件可以包括具有主表面的第一层、与主表面相邻的阱区以及与主表面和阱区都隔开的掩埋掺杂区。电子器件还可以包括朝掩埋掺杂区延伸的槽，其中，槽具有侧壁和沿着槽的侧壁的侧壁掺杂区，其中，侧壁掺杂区延伸的深度比阱区深。第一层和掩埋区具有第一导电类型，而阱区具有与第一导电类型相反的第二导电类型。电子器件可以包括槽内的导电结构，其中，导电结构电连接至掩埋掺杂区，并与侧壁掺杂区电绝缘。还描述了一种用于形成该电子器件的方法。

【技术实现步骤摘要】

本公开内容涉及电子器件和形成电子器件的方法，且更具体地说，涉及包括槽和槽内的导电结构的电子器件以及形成该电子器件的方法。
技术介绍
准垂直扩散的金属氧化物半导体场效应(V匿0S)晶体管是一种特定类型的功率 晶体管。V匿OS晶体管具有位于掩埋掺杂区(buried doped region)之上的源极，掩埋掺杂 区起漏极区的作用。通常来说，电子器件内的许多V匿0S晶体管并行连接以提供有效的沟 道长度，该沟道长度被设计成支持设计用于电子器件的电流。功率晶体管可以包括芯片两 侧上的触点。最大工作电压可能受限于实际约束条件。许多功率晶体管在不大于40V到50V 的触点(如，源极触点与漏极触点之间)之间的电压差下工作。可以使用较高的电压差，但 功率晶体管的横向尺寸通常会增大，以避免电场达到会引起不期望的结击穿的水平。此外， 增大横向尺寸将会造成功率晶体管耗用更大区域，且因此增加了包括功率晶体管的器件的 制造成本。附图说明 通过实施例阐释了各实施方案，且各实施方案并不受限于附图。 图1包括工件的一部分的截面图的图示，工件包括掺杂区、栅电介质层和栅电极。 图2包括图1的工件的一部分在其暴露的表面上形成绝缘层之后的截面图的图 示。 图3包括图2的工件的-层之后的截面图的图示。 图4包括图3的工件的-抗蚀层内的开口下面的绝缘层的 图5包括图4的工件的-截面图的图示。 图6包括图5的工件的 图7包括图6的工件的-壁掺杂区之后的截面图的图示。 图8包括图7的工件的 图9包括图8的工件的-区的一部分之后的截面图的图示 图10包括图9的工件的一部分在形成基本上填充了槽的剩余部分的导电层之后 的截面图的图示。 图11包括图10的工件的一部分在去除位于槽外部的一部分导电层之后的截面图部分在平坦化绝缘层并在平坦化的表面上形成另一绝缘部分在绝缘层上形成带图案的抗蚀层并去除了带图案的 -部分之后的截面图的图示。部分在形成延伸穿过半导体层至掩埋掺杂区的槽之后的-部分在倾斜角度离子注入过程中的截面图的图示。 部分在因离子注入而活化掺杂剂以在半导体层内形成侧-部分在形成部分填充槽的绝缘层之后的截面图的图示。 邻分在形成侧壁隔离物(side spacer)并暴露掩埋掺杂的图示。 图12包括图11的工件的一部分在形成触点开口 (contactopening)之后的截面 图的图示。 图13包括图12的工件的一部分在触点开口内形成导电层之后的截面图的图示。 图14包括图13的工件的一部分在形成根据本专利技术的基本完整的电子器件之后的 截面图的图示。 图15包括阐释了可以与电子器件一起使用的不同的示例性互连布置 (interconnect layout)的俯视图的图示。 图16包括根据本专利技术可选择的包括邻近槽的场绝缘区的实施方案的工件的一部 分的截面图的图示。 图17到19包括图4的工件的一部分在根据可选择实施方案的槽形成和侧壁掺杂 过程中的截面图的图示。 图20到22包括阐释了影响源极对漏极击穿电压的制造参数效果的图。 技术人员理解附图中的各元件被简明且清晰地表示且未必按比例绘制。例如，图中的一些元件的尺寸可能相对于其他元件被夸大以改善对本专利技术实施方案的理解。具体实施例方式提供了下面结合附图的描述以有助于理解此处公开的教导内容。下面的讨论将着 重于教导内容的具体实施和各实施方案。提供了此着重点以有助于描述教导内容，且该着 重点并不应该被解释成限制了教导内容的范围或适用性。然而，其他教导内容当然可以被 利用在本应用中。 正如此处使用的，术语"包括(comprises)"、"包括(comprising)"、"包括 (includes)"、"包括(including)"、"具有(has)"、"具有(having)"或其任何其他变化形式 都预期覆盖非唯一的包括。例如，包括一列特征的方法、物品或装置不一定只限制到这些特 征，而是可以包括未明确列出的其他特征或这种方法、物品或装置所固有的其他特征。进一 步，除非明确做出相反的表示，否则"或"指的是包括型的或(inclusive-or)，而不是排除型 的或(exclusive-or)。例如，条件A或条件B满足下述条件中的任何一个A是真实的(或 存在的)而B是虚假的(或不存在的)，A是虚假的(或不存在的)而B是真实的(或存在 的)，以及A和B都是真实的(或存在的)。 而且，使用"一个(a)"或"一个(an)"被用于描述此处描述的各元件和各部件。这 样做仅仅是为了简便且给出了本专利技术的一般意义上的范围。此描述应该被解读为包括一个 或至少一个且单数还包括复数，或者反之亦然，除非以其他方式清楚表明。例如，当在此处 描述单个项时，多于一个的项可以被用于替代单个项。类似地，当描述多于一个的项时，单 个项可以替换该多于一个的项。 除非另外做出界定，否则此处使用的所有的技术术语和科学术语与本专利技术所属领 域的技术人员的通常理解是相同的意思。材料、方法和实施例仅仅是示例性的且不期望是 限制性的。就此处未描述的程度，有关特定材料和方法过程的许多细节是常规的，且可以见 于半导体领域和电子领域的教科书和其他来源。 图1包括工件600的一部分的截面图的图示。工件包括衬底602，该衬底602是轻掺杂的或重掺杂的，n-型或p-型。基于此说明书的目的，"重掺杂的"预期意指至少1019原 子/cm3的峰值掺杂剂浓度，而"轻掺杂的"预期意指小于1019原子/cm3的峰值掺杂剂浓度。 在具体的实施方案中，衬底602可以包括覆盖在重掺杂的部分上的轻掺杂的部分。掩埋掺 杂区601覆盖衬底602。在实施方案中，掩埋掺杂区601是用n-型掺杂剂重掺杂的，n_型 掺杂剂诸如磷、砷、锑或其任意组合。在具体的实施方案中，如果掩埋掺杂区601的扩散要 保持为低，则掩埋掺杂区601包括砷或锑，且在具体的实施方案中，掩埋掺杂区601包括锑 以降低半导体层603的形成过程中的除气程度(与砷相比)。 半导体层603覆盖掩埋掺杂区601。半导体层603具有与掩埋掺杂区601相同的 导电类型，但是为轻掺杂的。半导体层603可以包括第14族元素(即碳、硅或锗)和关于 掩埋掺杂区603描述的任意掺杂剂。在具体的实施方案中，半导体层603是轻掺杂的n-型 外延硅层，其具有约2微米到约15微米的厚度范围和约1015原子/cm3到约1017原子/cm3 的峰值掺杂浓度范围。 间隔开的阱区611与半导体层603的主表面604相邻。阱区611也可以被称作主 体区。部分阱区611将是随后形成的场效应晶体管的沟道区。阱区611具有与掩埋掺杂区 601和半导体层603相反的导电类型。在具体的实施方案中，每一个阱区611具有约0. 2微 米到约3微米的深度范围，且被掺杂了约1016原子/cm3到约1018原子/cm3的峰值掺杂剂浓 度范围的硼。 源极区609和阱接触区610与半导体层603的主表面604相邻。阱接触区610允 许形成欧姆接触随后形成的包含金属的互连件(interco皿ect)(未图释在图1中)。源极 区609具有与阱区611相反的导电类型，而阱接触区610具有与阱区611相同的导电类型。 在具体的实施方案中，源极区609和阱接触区610中的每一个具有约0本文档来自技高网...

【技术保护点】
一种形成电子器件的方法，其包括以下步骤：提供包括第一层、阱区和掩埋掺杂区的工件，其中：所述第一层具有主表面；所述阱区与所述主表面相邻；且所述掩埋掺杂区与所述主表面和所述阱区隔开；形成朝所述掩埋掺杂区延伸的槽，其中，所述第一层的一部分位于沿着所述槽的侧壁的位置；沿着所述槽的所述侧壁来掺杂所述第一层的所述一部分，以形成侧壁掺杂区，其中，用于所述侧壁掺杂区的掺杂剂被沿着所述槽的所述侧壁引入到所述第一层中；以及在所述槽内形成导电结构，其中，所述导电结构电连接至所述掩埋掺杂区，并与所述侧壁掺杂区电绝缘。

【技术特征摘要】
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【专利技术属性】
技术研发人员：J罗伊格吉塔特，P莫恩斯，M塔克，
申请(专利权)人：半导体元件工业有限责任公司，
类型：发明
国别省市：US[美国]