【技术实现步骤摘要】
本专利技术涉及分频电路，具体涉及一种时钟动态分频电路。
技术介绍
1、为了获取稳定的时钟，一般使用外部晶振来提供，晶振是由石英和震荡电路组成的，石英能够提供稳定的频率。一般一个计算机系统最少需要一个晶振，时钟则是计算机的心脏，时钟频率决定了处理器运算的快慢，它的每一次“跳动”都驱动着处理器不停地执行命令。计算机有多个频率，因此需要时钟分频电路，由晶振产生的时钟经过pll倍频生成更高频的时钟，通过对高频时钟进行分频，产生计算机所需的多个频率时钟。
2、现有的时钟分频电路，如果需要修改时钟分频系数，首先需要切换时钟至有效参考时钟，将分频后的时钟不使能，将时钟分频系数寄存器更新为最新的时钟分频系数，再使能分频后的时钟，最后将时钟从有效参考时钟切换至分频后的时钟，从而完成分频时钟的更改。上述时钟分频系数更改的过程非常繁琐，导致时钟分频系数更改耗时较长。
技术实现思路
1、针对现有技术所存在的上述缺点，本专利技术提供了一种时钟动态分频电路，能够有效克服现有技术所存在的不能对时钟分频系数进行实时动态更新的缺陷。
2、为实现以上目的，本专利技术通过以下技术方案予以实现：
3、一种时钟动态分频电路，包括时钟分频系数寄存器更新电路、时钟分频系数更新标志产生电路、时钟分频系数更新脉冲标志产生电路、分频系数div更新电路和分频时钟产生电路；
4、时钟分频系数寄存器更新电路，用于第一时钟分频系数寄存器组的更新，并将第一时钟分频系数寄存器组产生的时钟分频系数发
5、时钟分频系数更新标志产生电路，根据时钟分频系数的更新状态产生时钟分频系数更新标志，并发送至时钟分频系数更新脉冲标志产生电路；
6、时钟分频系数更新脉冲标志产生电路，将时钟分频系数更新标志转换为时钟分频系数更新脉冲标志和时钟分频系数更新使能，并将时钟分频系数更新脉冲标志和时钟分频系数更新使能发送至分频系数div更新电路；
7、分频系数div更新电路，根据时钟分频系数更新脉冲标志和时钟分频系数更新使能控制时钟分频系数的更新，将时钟分频系数同步至待分频时钟域，产生待分频时钟域的分频系数div，并发送至分频时钟产生电路；
8、分频时钟产生电路，用于产生最终的分频时钟和时钟分频计数完成标志，并将时钟分频计数完成标志发送至时钟分频系数更新脉冲标志产生电路和分频系数div更新电路。
9、优选地，所述时钟分频系数寄存器更新电路包括第一时钟分频系数寄存器组和时钟门控单元icg1，所述时钟门控单元icg1接入寄存器更新时钟和时钟分频系数寄存器写使能，所述第一时钟分频系数寄存器组接入写数据和时钟门控单元icg1的输出端，所述第一时钟分频系数寄存器组输出时钟分频系数；
10、所述时钟分频系数寄存器写使能为0时，所述时钟门控单元icg1的输出为0，所述第一时钟分频系数寄存器组没有驱动时钟；
11、所述时钟分频系数寄存器写使能为1时，所述时钟门控单元icg1的输出为寄存器更新时钟，所述第一时钟分频系数寄存器组有驱动时钟，且写数据的值被寄存至第一时钟分频系数寄存器组中作为时钟分频系数。
12、优选地，所述时钟分频系数更新标志产生电路包括第一寄存器、第二寄存器、第三寄存器、反相器、不等于比较器q1、与门a1和时钟门控单元icg2，所述不等于比较器q1接入写数据和时钟分频系数，所述与门a1接入时钟分频系数寄存器写使能和不等于比较器q1的输出端，所述时钟门控单元icg2接入寄存器更新时钟和与门a1的输出端；
13、所述第一寄存器接入时钟门控单元icg2的输出端，所述第一寄存器的输出端通过反相器连接输入端，所述第二寄存器接入第一寄存器的输出端和寄存器更新时钟，所述第三寄存器接入第二寄存器的输出端和寄存器更新时钟，所述第三寄存器输出时钟分频系数更新标志。
14、优选地，所述写数据与时钟分频系数不相等，即时钟分频系数更新时，所述不等于比较器q1的输出为1；所述写数据与时钟分频系数相等，即时钟分频系数没有更新时，所述不等于比较器q1的输出为0；
15、所述时钟分频系数寄存器写使能和不等于比较器q1的输出均为1时，所述与门a1的输出为1，所述时钟门控单元icg2的输出为寄存器更新时钟，所述第一寄存器有驱动时钟，所述第一寄存器的输出经过反相器进入输入端，即第一寄存器内的值取反寄存；否则，第一寄存器内的值保持不变；
16、所述第一寄存器的输出经过第二寄存器和第三寄存器两级寄存后得到时钟分频系数更新标志，确保在寄存器更新时钟域内第一时钟分频系数寄存器组更新早于时钟分频系数更新标志的更新，在跨过寄存器更新时钟域时，时钟分频系数更新标志在第一时钟分频系数寄存器组更新后有效。
17、优选地，所述时钟分频系数更新脉冲标志产生电路包括第四寄存器、第五寄存器、第六寄存器、第七寄存器、异或门xor、选择器m1、选择器m2和与门a3，所述第四寄存器接入时钟分频系数更新标志和待分频时钟，所述第五寄存器接入第四寄存器的输出端和待分频时钟，所述第六寄存器接入第五寄存器的输出端和待分频时钟，所述异或门xor接入第五寄存器和第六寄存器的输出端，所述异或门xor输出时钟分频系数更新脉冲标志；
18、所述选择器m2的选择信号端接入异或门xor的输出端，所述选择器m2的1选项端接入信号1，所述选择器m2的0选项端接入选择器m1的输出端，所述第七寄存器接入选择器m2的输出端和待分频时钟，所述第七寄存器输出时钟分频系数更新使能；
19、所述与门a3接入时钟分频计数完成标志和时钟分频系数更新使能，所述选择器m1的选择信号端接入与门a3的输出端，所述选择器m1的1选项端接入信号0，所述选择器m1的0选项端接入时钟分频系数更新使能。
20、优选地，所述时钟分频系数更新标志经过第四寄存器和第五寄存器两级寄存跨时钟域处理，将寄存器更新时钟域的时钟分频系数更新标志同步至待分频时钟域，所述第五寄存器和第六寄存器的输出经过异或门xor后得到时钟分频系数更新脉冲标志；
21、所述时钟分频系数更新脉冲标志为1时，所述选择器m2的输出为1；所述时钟分频系数更新脉冲标志为0时，所述选择器m2的输出为选择器m1的输出，所述选择器m2的输出经过第七寄存器后得到时钟分频系数更新使能；
22、所述时钟分频计数完成标志和时钟分频系数更新使能均为1时，所述与门a3的输出为1，所述选择器m1的输出为0；否则，选择器m1的输出为时钟分频系数更新使能。
23、优选地，所述分频系数div更新电路包括第二时钟分频系数寄存器组、第三时钟分频系数寄存器组、时钟门控单元icg3、不等于比较器q2、与门a2和时钟门控单元icg4，所述时钟门控单元icg3接入时钟分频系数更新脉冲标志和待分频时钟，所述第二时钟分频系数寄存器组接入时钟分频系数和时钟门控单元icg3的输出端；
24、所述不等本文档来自技高网...
【技术保护点】
1.一种时钟动态分频电路，其特征在于：包括时钟分频系数寄存器更新电路、时钟分频系数更新标志产生电路、时钟分频系数更新脉冲标志产生电路、分频系数div更新电路和分频时钟产生电路；
2.根据权利要求1所述的时钟动态分频电路，其特征在于：所述时钟分频系数寄存器更新电路包括第一时钟分频系数寄存器组和时钟门控单元ICG1，所述时钟门控单元ICG1接入寄存器更新时钟和时钟分频系数寄存器写使能，所述第一时钟分频系数寄存器组接入写数据和时钟门控单元ICG1的输出端，所述第一时钟分频系数寄存器组输出时钟分频系数；
3.根据权利要求2所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新标志产生电路包括第一寄存器、第二寄存器、第三寄存器、反相器、不等于比较器Q1、与门A1和时钟门控单元ICG2，所述不等于比较器Q1接入写数据和时钟分频系数，所述与门A1接入时钟分频系数寄存器写使能和不等于比较器Q1的输出端，所述时钟门控单元ICG2接入寄存器更新时钟和与门A1的输出端；
4.根据权利要求3所述的时钟动态分频电路，其特征在于：所述写数据与时钟分频系数不相等，即时钟分
5.根据权利要求3所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新脉冲标志产生电路包括第四寄存器、第五寄存器、第六寄存器、第七寄存器、异或门XOR、选择器M1、选择器M2和与门A3，所述第四寄存器接入时钟分频系数更新标志和待分频时钟，所述第五寄存器接入第四寄存器的输出端和待分频时钟，所述第六寄存器接入第五寄存器的输出端和待分频时钟，所述异或门XOR接入第五寄存器和第六寄存器的输出端，所述异或门XOR输出时钟分频系数更新脉冲标志；
6.根据权利要求5所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新标志经过第四寄存器和第五寄存器两级寄存跨时钟域处理，将寄存器更新时钟域的时钟分频系数更新标志同步至待分频时钟域，所述第五寄存器和第六寄存器的输出经过异或门XOR后得到时钟分频系数更新脉冲标志；
7.根据权利要求5所述的时钟动态分频电路，其特征在于：所述分频系数div更新电路包括第二时钟分频系数寄存器组、第三时钟分频系数寄存器组、时钟门控单元ICG3、不等于比较器Q2、与门A2和时钟门控单元ICG4，所述时钟门控单元ICG3接入时钟分频系数更新脉冲标志和待分频时钟，所述第二时钟分频系数寄存器组接入时钟分频系数和时钟门控单元ICG3的输出端；
8.根据权利要求7所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新脉冲标志为0时，所述时钟门控单元ICG3的输出为0，所述第二时钟分频系数寄存器组没有驱动时钟，所述第二时钟分频系数寄存器组内的值保持不变；否则，第二时钟分频系数寄存器组内的值更新为时钟分频系数；
9.根据权利要求7所述的时钟动态分频电路，其特征在于：所述分频时钟产生电路包括时钟分频计数器、等于比较器Q3、等于比较器Q4、选择器M3、或门O1、时钟门控单元ICG5和第八寄存器，所述时钟分频计数器接入待分频时钟，所述等于比较器Q3接入时钟分频计数器的计数值，并通过将计数值与分频系数div－1进行数值比较得到时钟分频计数完成标志，所述等于比较器Q4接入时钟分频计数器的计数值，并通过将计数值与分频系数div/2－1进行数值比较得到时钟半分频计数完成标志；
10.根据权利要求9所述的时钟动态分频电路，其特征在于：所述时钟分频计数器的计数值等于分频系数div－1时，所述时钟分频计数完成标志为1；否则，时钟分频计数完成标志为0；
...【技术特征摘要】
1.一种时钟动态分频电路，其特征在于：包括时钟分频系数寄存器更新电路、时钟分频系数更新标志产生电路、时钟分频系数更新脉冲标志产生电路、分频系数div更新电路和分频时钟产生电路；
2.根据权利要求1所述的时钟动态分频电路，其特征在于：所述时钟分频系数寄存器更新电路包括第一时钟分频系数寄存器组和时钟门控单元icg1，所述时钟门控单元icg1接入寄存器更新时钟和时钟分频系数寄存器写使能，所述第一时钟分频系数寄存器组接入写数据和时钟门控单元icg1的输出端，所述第一时钟分频系数寄存器组输出时钟分频系数；
3.根据权利要求2所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新标志产生电路包括第一寄存器、第二寄存器、第三寄存器、反相器、不等于比较器q1、与门a1和时钟门控单元icg2，所述不等于比较器q1接入写数据和时钟分频系数，所述与门a1接入时钟分频系数寄存器写使能和不等于比较器q1的输出端，所述时钟门控单元icg2接入寄存器更新时钟和与门a1的输出端；
4.根据权利要求3所述的时钟动态分频电路，其特征在于：所述写数据与时钟分频系数不相等，即时钟分频系数更新时，所述不等于比较器q1的输出为1；所述写数据与时钟分频系数相等，即时钟分频系数没有更新时，所述不等于比较器q1的输出为0；
5.根据权利要求3所述的时钟动态分频电路，其特征在于：所述时钟分频系数更新脉冲标志产生电路包括第四寄存器、第五寄存器、第六寄存器、第七寄存器、异或门xor、选择器m1、选择器m2和与门a3，所述第四寄存器接入时钟分频系数更新标志和待分频时钟，所述第五寄存器接入第四寄存器的输出端和待分频时钟，所述第六寄存器接入第五寄存器的输出端和待分频时钟，所述异或门xor接入第五寄存器和第六寄存器的输出端，所述异或门xor输出时钟分频系数更新脉冲标志；...
【专利技术属性】
技术研发人员：王媛，胡孔阳，杨灿美，姚迎学，陈林林，李雪，吴顺哥，马宇晴，章恩浩，
申请(专利权)人：芯思原微电子有限公司，
类型：发明
国别省市：
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