半导体存储器装置制造方法及图纸

本发明专利技术提供了一种半导体存储器装置。半导体存储器装置包括ＳＲＡＭ电路，该ＳＲＡＭ电路具有存储数据的第一ＳＲＡＭ单元和放大数据的电势差并且存储该电势差的第二ＳＲＡＭ单元；字线驱动器电路，该字线驱动器电路输出用于选择要被读取／写入数据的第一ＳＲＡＭ单元中的一个的第一控制信号和用于选择要被读取／写入电势差的第二ＳＲＡＭ单元中的一个的第二控制信号；感应放大器电路，该感应放大器电路放大从根据第二控制信号选择的第二ＳＲＡＭ单元的位线对输出的读取信号的电势差；以及写入驱动器电路，该写入驱动器电路将写入信号输出至根据第二控制信号选择的第二ＳＲＡＭ单元的位线对，并且写入信号在位线之间具有大于读取信号的电势差。

【技术实现步骤摘要】

本专利技术涉及一种半导体存储器装置，并且具体地涉及静态随机存取存储器。
技术介绍
由于静态随机存取存储器(在下文中被称为SRAM)的高工艺兼容性，迄今SRAM已 经被安装在诸如CPU的各种功能块上。通过使晶体管小型化已经实现半导体装置的较高的 集成度和较高的速度，所述晶体管是半导体装置的基本要素。同样也要求使被安装在半导 体装置上的SRAM小型化。 图2示出现有技术的SRAM。图2示出了包括6个晶体管的现有技术的SRAM存储 器单元(在下文中被称为SRAM单元)。根据第一字线WL的电压电平来切换存取晶体管N3 和N4的导通/截止。此外，通过是由2个CM0S(互补型金属氧化物半导体)逆变器组成的 锁存器来保持数据(存储器数据)。 图10示出了其中两维地排列图2的SRAM单元的根据现有技术的SRAM的整体结 构。在图10的电路中，通过第一字线WL、以及第一位线对BL0和BL1来存取SRAM单元。在 读取操作中，根据行地址信号RA激活第一字线WL。这使得被提供给被连接至相应的第一字 线WL的所有的SRAM单元的存取晶体管N3和N4被导通。即，存储器结点对(图2中的N3 和N4的漏极端子侧结点)被连接至第一位线对BLO和BL1 (N3和N4的源极端子侧结点)， 其被利用电源电压VDD来充电，并且存储器数据被输出至第一位线对BLO和BL1。接下来， 通过位线对选择器SEL，根据列地址信号CA选择第一位线对BLO和BL1，并且然后将其输 出。从位线对选择器SEL输出的信号被输入至感应放大器SA。被输入至感应放大器SA的 信号的电势差被放大，并且然后作为读取信号将其输出。为了稳定读出操作，在通过行地址 信号RA选择的所有SRAM单元中必须确保充分的读取裕量。 对于写入操作，根据列地址信号CA，通过位线对选择器SEL来选择第一位线对BLO 和BL1 。被选择的第一位线对BLO和BL1被连接至写入驱动器WD。这时，写入驱动器WD将 第一位线对BLO或者BL1进行放电，以在BLO和BL1之间生成电势差。例如，如果写入数据 是1，那么位线BL1被放电以减少电压电平。如果写入数据是O，那么位线BLO被放电 以减少电压电平。接下来，根据行地址信号RA激活第一字线WL。然后数据被写入所选择的 SRAM单元。虽然这时激活了行地址信号RA，对没有通过列地址信号CA选择的SRAM单元执 行伪读取操作。为了稳定的写入操作，在通过列地址信号CA选择的SRAM单元中必须确保 充分的写入裕量，并且在没有通过列地址信号CA选择的SRAM单元中也必须确保充分的读 取裕量。 近年来，随着CMOS工艺的小型化，在组成SRAM单元的晶体管中的器件变化的增加 变得显著。器件变化的增加引起如下问题，使得在进行读取操作时能够很容易地毁坏SRAM 单元中的存储器数据，并且减少了读取电流从而减少了读取速度。结果，产生包括在大规模 的半导体存储器装置的良品率减少的问题。因此，为了确保恒定的良品率，必须增加SRAM 单元尺寸，以减少器件变化。 由Kawas咖i，A.等人在A Single-Power-S聊ly 0.7V 1GHz 45nmS廳with an Asymmetrical Unit P-ratio Memory Cell, IEEE国际固态电路会议(2008) ， pp. 382， 383，和622中，建议了解决此问题的解决方案。图ll示出由Kawasumi，A.等人公开的半导 体存储器装置的整体构造。在图11中示出的电路的示例中，采取了增加划分SRAM单元阵 列的数目的措施。即，减少了通过一组SRAM控制电路(局部读取/写入电路)控制的SRAM 单元的数目。在图11中所示的电路的示例中，每位线对的SRAM单元的数目被减少到16，使 得位线对的负载容量被减少。这减少了在读取时位线的充电时间。因此，这不仅解决了读 取电流和读取速度减少的问题，而且解决了存储器数据能够被容易地毁坏的问题。在读取 时，由于来自于利用电源电压VDD充电的位线对的电荷流入保持低电平的SRAM单元的存储 器结点对，毁坏存储器数据。因此，通过将存储器数据快速地传输到位线对来减少从位线对 流到存储器结点对的电荷的数量，并且从而能够防止存储器数据的毁坏。 如迄今所述，为了提高半导体存储器装置的读取裕量，有效的是，增加划分SRAM 单元阵列的数目。为了在不增加半导体存储器装置的整体面积的情况下提高读取裕量，必 须尽可能多地减少局部读取/写入电路的尺寸。在图ll示出的现有技术的电路中，局部读 取电路和局部写入电路总共由19个晶体管组成。注意，局部写入电路和局部读取电路被两 个SRAM单元阵列共享，所以实际晶体管的数目是9.5，其是所有的晶体管的一半。 图12示出了在日本未经审查的专利申请公开No. 6-119784中公布的感应放大器 (局部读取电路)。经由第一位线对BL和/BL连接此感应放大器和SRAM单元，并且其组成 两步感应电路。在日本未经审查的专利申请公开No. 6-119784中公布的感应放大器没有驱 动第一位线对BL和/BL，使得增加读取速度并且减少功率消耗。 图13是由By皿g-Do Yang等人在A Low-Power S廳UsingHierarchical Bit Line and Local Sense Amplifiers, IEEE Journal ofSolid-State Circuits, vol.40， No. 6， June, 2005， pp. 1366to 1376中公布的半导体存储器装置的框图。图13中示出的电 路包括局部感应放大器LSA(局部读取/写入电路)、用于控制局部感应放大器LSA的输入 /输出信号的存取晶体管、以及多个SRAM单元。在由By皿g-Do Yang等人公布的电路中，用 于将存取晶体管控制为导通/截止的字线GWL对局部感应放大器来说是公共的。
技术实现思路
如迄今所述，为了提高半导体存储器装置的读取裕量，有效的是，增加划分SRAM 单元阵列的数目。然而，当增加划分SRAM单元阵列的数目时，局部读取/写入电路也增加。 本专利技术人已经发现如下问题如果局部读取/写入电路的面积与现有技术的一样大，那么 SRAM单元中的单元占有度被减少。即，在现有技术的半导体存储器装置中，存在由提供局部 读取/写入电路而增加了电路尺寸的问题。 此外，在图13中示出的现有技术的半导体存储器件中，其中，通过PMOS存取晶体管连接全局位线和局部位线，并且PMOS存取晶体管还执行局部位线的预充电操作，存在如下问题使得控制方法复杂，并且电路尺寸和控制电路的功率消耗增加。 本专利技术的一个示例性方面是一种半导体存储器装置，该半导体存储器装置包括SRAM电路，该SRAM电路包括存储数据的第一 SRAM单元(例如，本专利技术的第一示例性实施例中的第一 SRAM单元101)和放大数据的电势差并且存储电势差的第二SRAM单元(例如，本专利技术的第一示例性实施例中的第二 SRAM单元102);字线控制电路(例如，本专利技术的第一示 例性实施例中的字线驱动器电路303)，该字线控制电路输出用于选择要被读取/写入数据 的第一 SRAM单元中的一个的第一控制信号(例如，本专利技术的第一示例性实施例中本文档来自技高网...

【技术保护点】
一种半导体存储器装置，包括：ＳＲＡＭ电路，所述ＳＲＡＭ电路包括存储数据的第一ＳＲＡＭ单元和放大与数据状态相对应的电势差并且存储所述电势差的第二ＳＲＡＭ单元；字线控制电路，所述字线控制电路输出用于选择要被读取／写入数据的所述第一ＳＲＡＭ单元中的一个的第一控制信号和用于选择要被读取／写入所述电势差的所述第二ＳＲＡＭ单元中的一个的第二控制信号；感应放大器电路，所述感应放大器电路放大读取信号的电势差，所述读取信号从根据所述第二控制信号选择的所述第二ＳＲＡＭ单元的位线对输出；以及写入控制电路，所述写入控制电路将写入信号输出至根据所述第二控制信号选择的所述第二ＳＲＡＭ单元的所述位线对，所述写入信号在位线之间具有大于所述读取信号的电势差。

【技术特征摘要】
JP 2008-10-10 2008-264008;JP 2009-9-10 2009-209072一种半导体存储器装置，包括SRAM电路，所述SRAM电路包括存储数据的第一SRAM单元和放大与数据状态相对应的电势差并且存储所述电势差的第二SRAM单元；字线控制电路，所述字线控制电路输出用于选择要被读取/写入数据的所述第一SRAM单元中的一个的第一控制信号和用于选择要被读取/写入所述电势差的所述第二SRAM单元中的一个的第二控制信号；感应放大器电路，所述感应放大器电路放大读取信号的电势差，所述读取信号从根据所述第二控制信号选择的所述第二SRAM单元的位线对输出；以及写入控制电路，所述写入控制电路将写入信号输出至根据所述第二控制信号选择的所述第二SRAM单元的所述位线对，所述写入信号在位线之间具有大于所述读取信号的电势差。2. —种半导体存储器装置，包括SRAM电路，所述SRAM电路包括存储数据的第一 SRAM单元和放大与数据状态相对应的电势差并且存储所述电势差的第二 SRAM单元；字线控制电路，所述字线控制电路输出用于选择要被读取/写入数据的所述第一 SRAM单元中的一个的第一控制信号和用于选择要被读取/写入所述电势差的所述第二 SRAM单 元中的一个的第二控制信号；感应放大器电路，所述感应放大器电路放大读取信号的电势差，所述读取信号从根据 所述第二控制信号选择的所述第二 SRAM单元的位线对输出；以及写入控制电路，所述写入控制电路将写入信号输出至根据所述第二控制信号选择的所 述第二 SRAM单元的所述位线对。3. 根据权利要求2所述的半导体存储器装置，其中通过被连接至所述第一 SRAM单元的位线对的所述第二 SRAM单元的存储器结点对，根 据所述第一控制信号和所述第二控制信号选择要被读取/写入所述数据的所述第一 SRAM 单元。4. 根据权利要求2所述的半导体存储器装置，其中，所述第二 SRAM单元包括 存取晶体管，所述存取晶体管根据所述第二控制信号切换所述第二SRAM单元的存储器结点对和所述第二 SRAM单元的所述位线对的连接状态；以及预充电晶体管，所述预充电晶体管根据从所述字线控制电路输出的预充电使能信号， 切换高电势侧电源端子和所述存储器结点对的连接状态，其中，根据被输入至低电势侧电源端子的放大控制信号，控制与所述存储器结点对中 的所述数据状态相对应的电势差的放大。5. 根据权利要求2...

【专利技术属性】
技术研发人员：武田晃一，
申请(专利权)人：恩益禧电子股份有限公司，
类型：发明
国别省市：JP[日本]