半导体器件电容器的制造方法技术

本发明专利技术提供了半导体器件的电容器的制造方法，其包括在基板上形成下层金属层；在所述下层金属层上形成介电层；在所述介电层上形成上层金属层；形成上电极和介电层图案，其是通过将所述介电层用作蚀刻终止层，对所述上层金属层进行反应性离子蚀刻工艺，并露出所述下层金属层的上表面来完成的；进行化学下游蚀刻（ＣＤＥ）工艺以除去所述上电极的侧壁的副产物。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
电容器可以用于在诸如动态随机存储器(DRAM)的存储器件内储存预 定数据。所述电容器包括被称为储存节点和板节点(platenode)的电容器电 极和插入电容器电极之间的介电层。近来，由于半导体储存器件的集成程度越来越高，使得半导体储存器件 中储存电池的芯片面积减少，半导体储存器件的工作电压降低_。基于此，即 使在电容器的设计面积减少的情况下，也必须使作为半导体存储器件的组件 之一的电容器具有半导体存储器件工作所必需的电荷量。如果电荷量不足， 将会出现一些问题，例如半导体储存器件的软差错和刷新时间縮短。可以从 方程式qk:v看出，电荷量由施加到电容器的工作电压(v)和电容器的电 容(C)之间的函数决定。然而，由于随着存储器件的集成程度越来越高而 使工作电压(V)降低，必须增加电容(C)以获得足够的电荷量。因此，即 便在较小面积的情况下，也要确保具有足够的电容(C)。电容(C)可以用 以下方程式表示。C = s.S/d在方程式l中，C、 s、 S和d分别表示电容、介电物质的电容率、极板 的截面积、和两个极板间的距离。根据方程式1，电容与介电物质的电容率 和电容器的有效面积成正比，与介电物质的厚度成反比。换而言之，电容与 电极的表面积和介电物质的电容率成正比，并与电极间的距离成反比。因此， 为了得到具有高电容的电容器，就必须扩大电极的表面积，或者介电层必须 具有高的电容率。另外，还必须减小电极间的距离，即，必须使介电物质的 厚度最小。对于电容器的电极材料，由于半导体器件的高度集成和高性能的原因而要求各种特性，所以使用具有金属-绝缘体-金属(MIM)结构的金属电极的 电容器。
技术实现思路
本专利技术提供了一种。该方法包括在基板 上形成下层金属层；在所述下层金属层上形成介电层；在所述介电层上形成 上层金属层；形成上电极和介电层图案，其是通过将所述介电层用作蚀刻终 止层，对所述上层金属层进行反应性离子蚀刻工艺，并露出所述下层金属层 的上表面来完成的；进行化学下游蚀刻(chemical down-stream etch， CDE) 工艺以除去上电极侧壁的副产物。本专利技术还提供了一种。该方法包括在基 板上形成下层金属层；在所述下层金属层上形成第一介电层；在所述第一介 电层上形成第二介电层；在所述第二介电层上形成第三介电层；在所述第三 介电层上形成上层金属层；形成上电极和第一介电层至第三介电层图案，其 是通过将所述第一介电层至第三介电层用作蚀刻终止层，对所述上层金属层 进行反应性离子蚀刻工艺，并露出所述下层金属层的上表面来完成的；和进 行化学下游蚀刻(CDE)工艺以除去所述上电极侧壁的副产物。根据本专利技术，可以通过利用各向同性蚀刻工艺除去对上电极进行蚀刻时 产生的副产物来防止电容器短路，从而可以提高产品产量。根据本专利技术，即使在对电容器的上电极进行蚀刻时露出下电极，也可以 避免上电极与下电极发生短路。因此，由于形成薄介电层时不会发生工艺错 误，所以能够保证制造工艺的可靠性。本专利技术的具有高电容的半导体器件电容器可以持久具有高电容。本专利技术的半导体器件的制造方法可以稳定地形成具有高介电常数的薄介 电层，并可以具有优异的工艺可靠性和生产力。本专利技术的半导体器件电容器在具有窄带隙的介电层之上和之下形成具有 宽带隙的介电层，因而可以获得稳定的电特性，并可改善漏电特性。附图说明图1为本专利技术半导体器件电容器的剖面图。5图2为本专利技术半导体器件电容器的制造工艺流程图。图3-7为本专利技术半导体器件电容器的制造工艺剖面图。具体实施例方式以下将参考附图对本专利技术的进行描述。图1为本专利技术的半导体器件电容器的剖面图。参照图l，阻挡金属层(barriermetal layer) 111在形成于基板上的下电极110a上层积，介电层图案可以在阻挡金 属层111上形成。上层阻挡金属层llla可以在介电层图案上层积，上电极 130a可以在所述上层阻挡金属层llla上形成。下电极110a和上电极130a可以为铜金属层。当形成的下电极110a和上 电极130a为铜金属层时，可以使用镶嵌工艺(damasceneprocess)。根据镶 嵌工艺，通过光蚀刻工艺对绝缘层进行部分蚀刻以形成沟槽，将铜种子层(copper seed layer)沉积在所述绝缘层上，从而使铜种子层填充所述沟槽。 然后，通过化学机械抛光(CMP)工艺使所产生的结构平坦化，由此形成铜 互连。下电极110a和上电极130a还可以为铝金属层。当形成的下电极110a和 上电极130a为铝金属层时，所述铝金属层形成于绝缘层之上，并通过光蚀刻 工艺对所产生的结构图案化。下电极110a和上电极130a并不限于铜和铝。可以使用用于半导体器件 中的各种导电材料来形成下电极110a和上电极130a从而形成金属互连。可 在金属互连之间形成本专利技术的电容器。因此，本专利技术的电容器的电极可包括 金属互连。阻挡金属层111和阻挡金属层llla可以具有钛(Ti)/氮化钛(TiN)的双结 构，并且可以用钽(Ta)取代Ti。介电层120可以包括单层或多层。所述介电层可以包含氮化硅(SiN)，还可包含氧化铪(Hf02)、氧化锆(Zr02) 和氧化钽(Ta20s)。所述介电层的厚度可以为约1 A -约300 A。所述介电层图案可以包括第一介电层图案121a至第三介电层图案123a。 第一介电层图案121a所包含的材料可以与第三介电层图案123相同。第一介电层图案121a和第三介电层图案123a可以包含八1203。第二介电层图案122a 可以包含Hf02、 Zr02和Ta205中的至少一种。第一介电层图案121a和第三介电层图案123a的带隙可以大于第二介电 层图案122a的带隙。第二介电层图案122a的带隙可以为5.7eV以下，当第 二介电层图案122a很薄时，第二介电层的特性(例如漏电流特性)会显著变 差。然而，由于在第二介电层图案122a的上面和下面形成具有较高带隙的第 一介电层图案121a和第三介电层图案123a，漏电流特性和击穿电压特性可 得到改善。第二介电层图案122a的介电常数可以高于第一介电层图案121a和第三 介电层图案123a的介电常数。介电层图案的厚度可以为160A士10A。具体而言，第一介电层图案121a的厚度可以为30A士2A，第二介电层图 案122a的厚度可以为100A士5A。另外，第三介电层图案123a的厚度可以为 30A士2A。具有这种介电结构的电容器可以具有的电容为约8 fF/pm^约 10fF/pm2。在这种情况下，介电层图案和上电极130a的侧壁上不会形成副产 物，因而下电极110a与上电极130a电绝缘。另外，、介电层图案的侧壁与上 电极130a的侧壁排成一列。这是因为介电层的厚度为约1A-300A，这样当对 上电极130a进行蚀刻时，介电层也被蚀刻。根据本专利技术的一些实施方案，电 容器可以具有4fF4im2以上的电容。图2示出根据本专利技术的一些实施方案，半导体器件电容器的制造工艺流 程图，图3-7示出根据本专利技术的一些实施方案，电容器的制造工艺剖面图。 参考图2和图3所示，阻挡金属层111在基板100上形成，下层金属层在阻 挡金属层111上形成。基板100可以为包含由铜金属本文档来自技高网...

【技术保护点】
一种方法，其包括：　在基板上形成下层金属层；　在所述下层金属层上形成介电层；　在所述介电层上形成上层金属层；　形成上电极和介电层图案，其是通过将所述介电层用作蚀刻终止层，对所述上层金属层进行反应性离子蚀刻工艺，并露出 所述下层金属层的上表面来完成的；和　进行化学下游蚀刻工艺以除去所述上电极侧壁的副产物。

【技术特征摘要】
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【专利技术属性】
技术研发人员：梁泽承，
申请(专利权)人：东部高科股份有限公司，
类型：发明
国别省市：KR[韩国]