【技术实现步骤摘要】
本专利技术是有关于具有二个二进位浮点数运算元(operand)的存储器内二进位浮点乘法装置。特别地，为达到单一步骤浮点乘法运算以改善运算效率及节省运算功率，本专利技术存储器内二进位浮点乘法装置包含：(1)二个二进位浮点解码器(decoder)，用以将二个输入浮点数运算元的指数位(exponent bit)转换为二个p位有效数(significand)的最高有效位(most significant bits，msb)ap-1/bp-1；(2)多个存储器阵列，用以储存2n进位乘法表，以进行有效数位的乘法运算；(3)一加法器电路，用以进行指数位的加法运算；(4)二进位浮点编码器(encoder)，将二个p位有效数的乘法运产生的2p位乘积数码转换成符合ieee754格式的一个标准二进位(p-1)位有效数码，以备后续运算或储存。
技术介绍
1、如图1所示的现代化范纽曼型计算架构(von neumann computing architecture)中，中央处理单元(cpu)10根据来自主存储器11的指令及数据，执行逻辑运算。cpu 10包含一主存储器11、一算术与逻辑单元(arithmetic and logic unit，alu)12、一输出/输入装置13及一程序控制单元14。在计算行程(computation process)之前，由该程序控制单元14设定cpu 10指向储存在主存储器11中起始(initial)指令的起始地址码。之后，根据由程序控制单元14中与时脉同步(clock-synchronized)的地址指标(address
2、在基于范纽曼运算架构的数字电子计算机系统中，是以二进位格式来表示所有数字。例如，以m位二进位格式表示一整数i如下：
3、i＝bm-12m-1+bm-22m-2+…+b121+b0＝(bm-1bm-2…b1b0)b，
4、其中，bi＝[0,1]，i＝0,…,(m-1)，且符号b代表该整数i以二进位格式来表示。
5、于电路处理器中，对二进位数的乘法、加法、减法及除法的算术运算需要操作多个运算元(operand)的二进位码，以得到最终数值的正确二进位表示式。运算元二进位码的操作包含将该运算二进位码馈入至不同的组合逻辑门(combinational logic gate)以及将该运算元二进位码数据放在ic处理器晶片的暂存器(register)及存储器单元内的正确位置。因此，通过连接的汇流排线(bus-lines)，将该二进位码移动进出不同存储器单元、暂存器及组合逻辑门的操作步骤越多，运算功率也消耗得越多。特别地，当运算处理器以固定频宽的汇流排操作于码串(code-string)的位层级(bit-level)时，随着操作步骤的增加，将大幅增加由于该连接的汇流排线、逻辑门、暂存器及存储器的电容充放电而导致的功率消耗，而消耗功率可利用数学式表示为p～f×c×vdd2，其中f代表各行程时间(process timeperiod)的步骤周期(step cycle)、c代表整个运算过程中的总相关充放电电容值(capacitance)以及vdd代表高供电电压。例如，通常利用所谓的乘积累加(multiply-accumulation，ma)程序来完成二个整数(以二个n位的二进位码来代表)的乘法运算：一开始是一个n位运算元的各单一位与另一个n位运算元相乘(and运算)来得到储存于暂存器的n个n位的二进位码；将各n位的二进位码平移(shift)至n行(row)的2n位暂存器的正确位置；在各行的2n位暂存器中，以零填满空的位暂存器；对于在暂存器内的n个2n位码串，进行(n-1)个步骤的加法运算，以得到乘法的2n位二进位码串。因此，由于中间数据与指令码的传输主要是利用固定频宽汇流排(目前是8位、16位、32位、64位的格式)的位层级操作的冗长步骤，增加了处理器的运算功率。运算操作步骤越多也表示需要利用固定频宽汇流排来传输中间数据与指令码的频率越高。将数据及指令码移动进出不同存储器单元、逻辑门、暂存器的沉重流量，有如管线式(pipeline)处理方式，也会造成处理器的汇流排线拥塞。由于沉重数据流量的汇流排线拥塞引起的所谓范纽曼型瓶颈是计算行程减速的主要原因。
6、以软件程序化观点来看，期望的单一步骤运算(于单一时脉周期内完成)可简化处理器的运算演算法及程序指令。再者，单一步骤乘法运算可减少中间数据与额外指令码的储存存储器空间，进而减少ic处理器晶片的晶片存储器面积。
7、在中国专利申請公布第113918119a号的专利文献中(上述专利的内容在此被整体引用作为本说明书内容的一部份)，存储器内多位数(multipledigits)二进位乘法装置包含存储器阵列以储存2n进位乘法表，进而减少进行二个二进位整数运算元的乘法运算时中间运算步骤的数目。最终，利用上述存储器内多位数二进位乘法装置可达到二个二进位整数运算元的单一步骤乘法运算。本专利技术更提供具有二个二进位浮点数运算元的存储器内二进位浮点乘法装置，特别地，于本专利技术存储器内二进位浮点乘法装置中，上述的专利文献(中国专利申請公布第113918119a号)揭露的存储器内多位数二进位乘法装置是用来进行有效数乘法运算，而本专利技术存储器内二进位浮点乘法装置更包含二个二进位浮点解码器及一指数加法电路，以达到单一步骤浮点乘法运算。为加强运算效率及节省运算功率，本专利技术存储器内二进位浮点乘法装置可达成单一步骤浮点乘法运算(于单一时脉周期内完成)，以完全地免除现有电路处理器中乘法单元、暂时数据储存及存储器单元之间的多次数据传输。
技术实现思路
1、针对现有技术中的问题，本申请提供一种存储器内二进位浮点乘法装置及其操作方法。
2、为解决上述技术问题，本申请提供以下技术方案：
3、第一方面，本申请提供一种存储器内浮点乘法装置，用以对一被乘数及一乘数进行乘法运算以产生一第一乘积值，其中所述被乘数、所述乘数及所述第一乘积值皆是符合ieee 754格式的一个二进位浮点数，而且皆包含一符号位、一个q位指数以及一个(p-1)位有效数，所述装置包含：
4、一互斥或门装置，用以接收所述被乘数及所述乘数的符号位，以产生所述第一乘积值的符号位；
5、一解码器电路，用以根据所述被乘数的q位指数以产生一第一前置位以及根据所述乘数的q位指数以产生一第二前置位，其中，所述第一前置位及所述被乘数的(p-1)位有效数形成一第一p位有效数，及所述第二前置位及所述乘数的(p-1)位有效数形成一第二p位有效数；
6、一指数加法器电路，用以将所述被乘数及所述乘数的q位指数相加，以产生一个(q+1)位暂时指数；
7、一存储器内二进位乘法电路，用以对所述第一p位有效数及所述第二p位有效数进行乘法运算，以产生一个2p位第二本文档来自技高网...
【技术保护点】
1.一种存储器内浮点乘法装置，其特征在于，用以对一被乘数及一乘数进行乘法运算以产生一第一乘积值，其中所述被乘数、所述乘数及所述第一乘积值皆是符合IEEE 754格式的一个二进位浮点数，而且皆包含一符号位、一个q位指数以及一个(p-1)位有效数，所述装置包含：
2.如权利要求1所述的装置，其特征在于，所述解码器电路包含：
3.如权利要求1所述的装置，其特征在于，所述指数加法器电路是利用一进位链加法器电路来实施，以及所述进位链加法器电路包含(q-1)个全加器与一个半加器。
4.如权利要求1所述的装置，其特征在于，所述编码器电路包含：
5.如权利要求4所述的装置，其特征在于，所述第一ROM阵列包含：
6.如权利要求4所述的装置，其特征在于，所述检测电路包含：
7.如权利要求6所述的装置，其特征在于，各所述(p-2)个串联的逻辑块包含：
8.如权利要求6所述的装置，其特征在于，所述逻辑元件是以一第三与门装置来实施。
9.如权利要求4所述的装置，其特征在于，所述桶式移位器包含2p个输入端、2p个
10.如权利要求1所述的装置，其特征在于，所述存储器内二进位乘法电路包含：
11.如权利要求10所述的装置，其特征在于，各所述k个并联的二进位加法器电路包含(k-1)个n位加法器及n个半加器，形成一进位链的配置。
12.如权利要求10所述的装置，其特征在于，各所述(k-1)个多项式加法器电路包含一个(k×n)位加法器及n个半加器，形成一进位链的配置。
13.如权利要求10所述的装置，其特征在于，所述2n个2n位运算元符号以及所述2n个2n位回应符号定义一个n位对n位的乘法表。
14.一种操作一存储器内浮点乘法装置的方法，其特征在于，所述存储器内浮点乘法装置对一被乘数及一乘数进行乘法运算，以产生一第一乘积值，所述存储器内浮点乘法装置包含一存储器内二进位乘法电路及一编码器电路，其中所述被乘数、所述乘数及所述第一乘积值均是符合IEEE 754格式的一个二进位浮点数，而且均包含一符号位、一个q位指数以及一个(p-1)位有效数，所述方法包含：
15.如权利要求14所述的方法，其特征在于，所述分别得到所述第一前置位及所述第二前置位步骤包含：
16.如权利要求14所述的方法，其特征在于，所述分辨步骤包含：
17.如权利要求14所述的方法，其特征在于，所述向左移步骤包含：
18.如权利要求14所述的方法，其特征在于，所述计算步骤包含：
19.如权利要求14所述的方法，其特征在于，所述进行乘法运算步骤包含：
20.如权利要求19所述的方法，其特征在于，所述2n个2n位运算元符号以及所述2n个2n位回应符号定义一个n位对n位的乘法表。
...【技术特征摘要】
1.一种存储器内浮点乘法装置，其特征在于，用以对一被乘数及一乘数进行乘法运算以产生一第一乘积值，其中所述被乘数、所述乘数及所述第一乘积值皆是符合ieee 754格式的一个二进位浮点数，而且皆包含一符号位、一个q位指数以及一个(p-1)位有效数，所述装置包含：
2.如权利要求1所述的装置，其特征在于，所述解码器电路包含：
3.如权利要求1所述的装置，其特征在于，所述指数加法器电路是利用一进位链加法器电路来实施，以及所述进位链加法器电路包含(q-1)个全加器与一个半加器。
4.如权利要求1所述的装置，其特征在于，所述编码器电路包含：
5.如权利要求4所述的装置，其特征在于，所述第一rom阵列包含：
6.如权利要求4所述的装置，其特征在于，所述检测电路包含：
7.如权利要求6所述的装置，其特征在于，各所述(p-2)个串联的逻辑块包含：
8.如权利要求6所述的装置，其特征在于，所述逻辑元件是以一第三与门装置来实施。
9.如权利要求4所述的装置，其特征在于，所述桶式移位器包含2p个输入端、2p个输出端以及t个串联的多工级，其中所述2p个输入端接收所述2p位第二乘积值且对应所述2p个输出端，其中所述t个串联的多工级用来将所述2p位第二乘积值向左移z个位位置以在所述2p个输出端产生一2p位位移乘积值，其中于所述2p个输出端中的(p-1)输出端产生的所述2p位位移乘积值中的第p位至第(2p-2)位被输出当作所述第一乘积值的(p-1)位有效数，其中，t＝roundup(log2p)。
10.如权利要求1所述的装置，...
【专利技术属性】
技术研发人员：王立中，
申请(专利权)人：芯立嘉集成电路杭州有限公司，
类型：发明
国别省市：
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