针对多模式逻辑单元可编程门阵列的工艺映射方法技术

本发明专利技术公开了一种针对多模式逻辑单元可编程门阵列的工艺映射方法，该方法包括映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式ＬＣ的约束信息对工艺映射结果进行合并处理，计算出多模式ＬＣ的模式配置值，得到最终优化的工艺相关的电路网表。利用本发明专利技术，解决了多模式逻辑单元结构ＦＰＧＡ的工艺映射问题，充分利用了基于两个ＬＵＴ３的ＬＣ结构的优势。

【技术实现步骤摘要】

本专利技术涉及集成电路以及可编程门阵列(Field Programmable Gate Airay以下简称FPGA)芯片设计
，具体涉及到FPGA逻辑单元 结构，以及FPGA芯片设计自动化方面的一种针对多模式逻辑单元可编程 门阵列的工艺映射方法。
技术介绍
可编程的逻辑单元(Logic Cell, LC)阵列是组成现场可编程门阵列 (FPGA)芯片的基本单元，工艺映射(TechnologyMapping)是FPGA设计 流程中连接前端逻辑综合和后端布局布线的重要桥梁，在这一阶段，与工 艺无关的电路网表在一定的硬件约束下映射到工艺库相关的结构，FPGA 芯片的性能很大程度上取决于逻辑单元的结构及其相应的工艺映射方法。一种新型的多模式LC结构中的LUT4 (4-input Look-up Table)也是 基于两个LUT3组成，具有自己的特点，如图1所示，除了一个D触发器， 两个LUT3及一个用来将两个LUT3组合成一个LUT4的MUX (多路选 择器)外，还有三个具有专门作用的模式选择MUX，将其分别命名为 Fmux， Cmux与Smux，这三个MUX的选择输入端分别由1位可编程的 存储单元决定。显而易见，这种1^结构可以被配置成23= 8种模式，通 过对大量的电路分析得出，在实际FPGA设计能被大量用到的主要有四种 模式，如表1所示，表1是四种最常用的多模式LC配置模式。模式种类Smux选择端Cmux选择端Fmux选择端模式一001模式二010模式三000模式四100表14当LC工作在模式一下时，电路等效为一个普通的LUT4，可以实现 任意4输入的布尔逻辑；模式二也可以称为进位链(carry-chain)模式， 此时，输入CI取代输入12进入两个LUT3 ，输入13不进入LUT3， C-LUT3 和S-LUT3的分别通过CO和O输出，CO输出进位，连接到下一个LC 的CI端，O输出当前结果，这样一个LC就可以实现如下的全加器逻辑S = 乂歸0C,C。 =B +04④5 )q节省了约一半的面积；模式三状态比较特殊，是应用于全加逻辑中， 两加数最低位相加时，此时没有进位Ci，故不将输入CI与LUT3相连； 模式四下最重要的用途是实现乘法逻辑，这种状态下，两个LUT3可以通 过XB和XO同时将I0&I1， 12&13的结果输出， 一个LC可以同时得到两 个部分积，然后再和一个模式二下的LC结合，将部分积进行累加，得出 最终的乘法运算结果。目前国内外学术界对FPGA工艺映射优化方法，大多集中在将一般的 布尔逻辑电路网表映射为由K输入LUT组成的电路，具体LUT的输入数 目由实际的工艺库决定，但这些方法只是针对于一个LC中单纯的包含一 个LUT的结构，这样就无法充分利用基于两个LUT3的LC结构的优势。
技术实现思路
(一) 要解决的技术问题有鉴于此，本专利技术的主要目的在于提供一种针对多模式逻辑单元可编 程门阵列的工艺映射方法，以解决多模式逻辑单元结构FPGA的工艺映射 问题，充分利用基于两个LUT3的LC结构的优势。(二) 技术方案为达到上述目，本专利技术采用的技术方案是这样的一种，该方法包括 映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行 解析，并对解析的结果进行工艺映射，然后再根据多模式LC的约束信息 对工艺映射结果进行合并处理，计算出多模式LC的模式配置值，得到最终优化的工艺相关的电路网表。上述方案中，所述对解析的结果进行工艺映射的步骤中，采用优先分割算法，实现逻辑无关网表到LUT网表的映射。上述方案中，所述优先分割算法避免穷举所有分割，只对每个节点计 算固定数目的分割，该固定数目的分割称为优先分割。上述方案中，在所述优先分割算法中，对分割进行优先级计算的标准 取决于映射的目标，对于深度优先映射，分割的深度作为第一标准，深度 相同的情况，分割的输入数目作为第二标准，面积作为最后标准。上述方案中，所述根据多模式LC的约束信息对工艺映射结果进行合 并处理的步骤中，是基于最大基数匹配对LUT网表进行合并优化，具体 包括一个图G可以由一个二元组G (K 表示，其中F代表图中的结点集，五代表结点之间的连线集，表示结点与结点之间的关系；合并处理前的电路网表可能包含n个小于等于3输入的LUT单元，可以将这些LUT 单元每个都认为是图G的一个结点Vi (/"1，2,3......然后计算所有这些LUT单元中每两个LUTi， LUTj (/Je{l,2,3......)的输入合集数目尺(i^/am'"丄f/77u/纖'"丄LT/)，这个过程的时间复杂度为(9 (n2)，当咒值小 于或等于4时，这两个LUT所代表的点Vi, Vj就被认为互为邻接点，并将 这些点做标记，它们之间存在一条边ejj，最后，将图G中不与任何结点互 为邻接点的结点舍去，就得到一个新的简单图设G(r,"是简单图，边 集MgE，如果M中任何两条边都不邻接，则称M为G中一个匹配，其 中与M中的边关联的结点称为饱和点，否则成为不饱和点，如果M是G 的一个匹配，且不存在别的匹配M'使lM卜lM'l，则称M是G的一个最大 基数匹配，也称为最大匹配；这样面向面积优化的LUT合并过程可以归 纳为一个求图G'的最大基数匹配M， M中的每条边e所连接的两个结点所 代表的LUT可以合并到同一个LC中。上述方案中，所述求出实际电路等效图G'的最大匹配M后，进一步 包括根据求出的实际电路等效图G'的最大匹配ikr，以及多模式LC库单 元信息的约束，将两个相关的LUT合并入一个LC，默认输入数目较多的 IAJT映射至lJC-IAJT3。上述方案中，该方法是将电路网表转化为一个图，并将最大基数匹配算法应用于LUT的合并，最后对合并后的LC的模式配置值进行计算。 上述方案中，所述合并具体包括根据一对相关的LUT输入合集《 (2 S〖S 4 )，车俞人并集5" ( 51 = /an/"丄6T/n/am."i:67y,0 S S S3 )数目，S-LUT3 的实际输入数目和C-LUT3的实际输入数目的不同一共存在12种匹配情 况，合并时按这12种情况进行判断，分别计算出新的LC中存储单元和三 个模式选择MUX的配置值。(三)有益效果从上述技术方案可以看出，本专利技术具有以下有益效果1、 本专利技术提供的这种针对多模式逻辑单元可编程门阵列的工艺映射 方法，通过映射和合并两个步骤，即首先对输入的与具体工艺无关的门级 电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式LC的约束信息对工艺映射结果进行合并处理，计算出多模式LC的模式配 置值，得到最终优化的工艺相关的电路网表，解决了多模式逻辑单元结构 FPGA的工艺映射问题，充分利用了基于两个LUT3的LC结构的优势。2、 本专利技术提供的这种针对多模式逻辑单元可编程门阵列的工艺映射 方法，可以方便的利用计算机程序完成对FPGA设计中工艺不相关电路网 表的工艺映射及优化。3、 本专利技术提供的这种针对多模式逻辑单元可编程门阵列的工艺映射 方法，可以利用计算机程序完成FPGA设计流程中的工艺映射，实现电子 设计自动化，提高了设计效率。附图说明图l是多模式逻辑单元的结构示意图； 图2是工艺映射的软件方法流程本文档来自技高网...

【技术保护点】
一种针对多模式逻辑单元可编程门阵列的工艺映射方法，其特征在于，该方法包括映射和合并两个步骤，首先对输入的与具体工艺无关的门级电路网表进行解析，并对解析的结果进行工艺映射，然后再根据多模式ＬＣ的约束信息对工艺映射结果进行合并处理，计算出多模式ＬＣ的模式配置值，得到最终优化的工艺相关的电路网表。

【技术特征摘要】

【专利技术属性】
技术研发人员：张琨，周华兵，陈陵都，刘忠立，
申请(专利权)人：中国科学院半导体研究所，
类型：发明
国别省市：11[]