具有非晶硅MAS存储单元结构的半导体器件及其制造方法技术

提供一种具有非晶硅（ａ－Ｓｉ）金属－氧化铝－半导体（ＭＡＳ）存储单元结构的半导体器件。所述器件包括衬底、覆盖衬底的介电层、和嵌入所述介电层的一个或多个源极或漏极区，所述介电层具有ｎ－型ａ－Ｓｉ和所述介电层的共面的表面。另外，该器件包括ｐ－ｉ－ｎ　ａ－Ｓｉ二极管结。所述器件还包括在所述ａ－Ｓｉ　ｐ－ｉ－ｎ二极管结上的氧化铝电荷捕获层、和覆盖所述氧化铝层的金属控制栅极。本发明专利技术提供用于制造该ａ－Ｓｉ　ＭＡＳ存储单元结构的方法，并且该方法可以重复以三维地集成所述结构。

【技术实现步骤摘要】
具有非晶硅MAS存储单元结构的半导体器件及其制造方法
技术介绍
本专利技术涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举 例，本专利技术已经应用于三维的(3D )非晶硅(a-Si)金属-氧化铝-半导体 (MAS)存储单元结构和用于制造所述存储单元结构和3D集成的方法。 但是应认识到本专利技术具有更宽广的应用范围。例如，本专利技术可以应用于 各种器件，如动态随机存取存储器件、静态随机存取存储器件、快闪存 储器件等。集成电路或"IC"已经从在硅单片上制造的少量互连器件发展到几 百万个器件。目前的IC提供远远超过原来设想的性能和复杂性。为了 实现在复杂性和电路密度(即，能封装到给定芯片面积上的器件数目)方 面的改进，最小器件特征的尺寸(亦称器件几何尺寸)已经随每代IC变 得越来越小。现在制造的半导体器件具有宽度小于1/4微米的特征。增加电路密度不仅提高IC的复杂性和性能，而且为消费者提供更 低成本的部件。IC制造厂可花费数亿甚至数十亿美元。每个制造厂具 有一定的晶片生产能力，而每个晶片在其上具有一定数目的IC。因此， 通过使IC的单个器件越小，在每个晶片上可以制造的器件就越多，从 而增加制造厂的产量。使器件更小非常具有挑战性，这是因为IC制造 中使用的每项工艺都具有限制。亦即，给定工艺通常仅能处理小至一定 的特征尺寸，然后需要改变工艺或器件布图。在过去，减小储存器件已经为挑战性任务。举例来说，对于非易失 性存储器件，由于不能在减小存储器单元尺寸的同时不降低每单位面积 的存储量，因而阻碍了高密度存储器的发展。过去，已经开发了各种的 常规方法用于具有减小尺寸的存储单元结构。不幸地，这些常规方法往 往存在不足。因此，需要用于能三维集成的存储单元结构的改进的器件设计和技术
技术实现思路
本专利技术涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举例，本专利技术已经应用于三维(3D)非晶硅(a-Si)金属-氧化铝-半导体(MAS) 存储单元结构和用于制造所述存储单元结构和3D集成的方法。但是应 认识到本专利技术具有更宽广的应用范围。例如，本专利技术可以应用于各种器 件，如动态随机存取存储器件、静态随机存取存储器件、快闪存储器件 等。在一个具体的实施方案中，本专利技术提供一种具有a-Si MAS存储单 元结构的器件。该器件包括衬底、在衬底上的介电层和嵌入该介电层的 一个或多个源极或漏极区。所述一个或多个源极或漏极区的每一个包括 n-型a-Si层、扩散势垒层和导电层。具有与介电层共面的表面的所述 ii-型a-Si层位于所述扩散势垒层上。所述扩散势垒层覆盖所述导电层。 另外，所述器件包括覆盖所述n-型a-Si层和介电层的共面表面的本征 型(i-型)a-Si层。此外，所述器件包括覆盖i-型a-Si层的p-型a-Si层。 所述器件还包括在所述p-型a-Si层上的氧化铝层和覆盖该氧化铝层的 至少一个控制栅极。在一个可供选择的具体实施方案中，本专利技术提供制造a-Si MAS存 储单元结构的方法。该方法包括提供衬底、在衬底上形成第一介电层、 并在所述第一介电层上形成一个或多个源极或漏极区。所述一个或多个 源极或漏极区的每一个与第一表面相连并包括n-型a-Si层、势垒层和 导电层。所述n-型a-Si层位于所述势垒层上。所述扩散势垒层覆盖所 述导电层。另外，该方法包括在所述第一介电层上形成第二介电层。第 二介电层与第二表面相连，所述第二表面与所述第一表面基本共面。所 述方法还包括形成覆盖所述第一表面和第二表面的i-型a-Si层，和形成 覆盖所述i-型a-Si层的p-型a-Si层。此外，所述方法包括在所述p-型 a-Si层上形成氧化铝层。所述方法还包括形成覆盖所述氧化铝层的金属 层，和通过图案化所述金属层形成至少一个控制栅极。在又一个具体的实施方案中，覆盖i-型a-Si层的p-型a-Si能够在 n-型a-Si表面形成p-i-n 二极管结。该p-i-n 二极管结可作为每个存储位 的存取器件，改善了信噪比并降低了尺寸限制。在又一个具体的实施方 案中，n-型a-Si源极区、p-型a-Si沟道层和随后的n-型a-Si漏极区的 组合能够形成薄膜-晶体管(TFT)。该TFT可作为该存储器单元的可选 择的存取器件。另外，所述单元结构设计的简单性提供三维集成的能力。例如，整个存储单元结构可以釆用交叉点(cross-point)存储结构来实施， 包括作为存储层的氧化铝层的各个存储单元结构可以夹在正交的字线 和位线阵列之间。通过本专利技术可以实现相对于常规方法的许多优点。根据某些实施方 案，本专利技术结合了以下优点用于电荷-捕获存储器存储设计的高-k氧 化铝层的高可靠性和使用PIN 二极管作为存取器件的小的几何单元尺 寸。特别地，简单的层状结构为储存器件提供极好的放缩(scaling)性能。 另外，本专利技术提供与常规CMOS工艺技术相容的易于使用的方法，其 基本上不改变常规设备和工艺。在一些实施方式中，所述方法提供通过 低温a-Si薄膜沉积形成PIN 二极管结的方法，其满足3D存储单元结构 的可堆叠性和热预算限制。基于所述实施方案，可以实现这些优点中的 一个或多个。在本专利技术的整个说明书特别是下文中会更详细地说明这些 及其它优点。参考详细说明和之后的附图可以更完全地理解本专利技术的各种另外 的目的、特征和优点。附图说明图1是根据本专利技术的一个实施方案的a-Si金属-氧化铝-半导体(a-Si MAS)存储器单元的简化侧视图2是显示根据本专利技术的一个实施方案制造a-Si MAS存储单元结 构的方法的简图。图3A是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的在衬底上形成介电层的方法的简图3B是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的形成导电层和随后的n-型a-Si层的方法的简图3C是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的形成源极/漏极区的方法的简图3D是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的形成围绕源极/漏极区的介电层的方法的简图3E是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的形成源极/漏极区和介电层的水平表面的方法的简图；图3F是显示根据本专利技术的一个实施方案，用于制造a-SiMAS存储 单元结构的形成p-i-n 二极管结的方法的简图3G是显示根据本专利技术的一个实施方案，用于制造a-Si MAS存储 单元结构的形成氧化铝层的方法的简图;图3H是显示根据本专利技术的一个实施方案，用于制造a-Si MAS存储 单元结构的在氧化铝层上形成金属层的方法的简图。图3I是显示根据本专利技术一个实施方案的具有a-SiMAS存储单元结 构的器件的简图。具体实施例方式本专利技术涉及集成电路以及制造半导体器件的方法。更具体地，本发 明提供具有存储器单元的半导体器件和制造该器件的方法。仅仅作为举 例，本专利技术已经应用于三维的(3D)非晶硅(a-Si)金属-氧化铝-半导体 (MAS)存储单元结构和用于制造所述存储单元结构和3D集成的方法。 但是应认识到本专利技术具有更宽广的应用范围。例如，本文档来自技高网...

【技术保护点】
一种制造非晶硅（ａ－Ｓｉ）金属氧化铝半导体（ＭＡＳ）存储单元结构的方法，所述方法包括：　提供衬底；　在所述衬底上形成第一介电层；　在所述第一介电层上形成一个或多个源极或漏极区，所述一个或多个源极或漏极区的每一个与第一表面相 连并包括ｎ－型ａ－Ｓｉ层、势垒层和导电层，所述ｎ－型ａ－Ｓｉ层在所述势垒层上，所述势垒层覆盖所述导电层，所述第一表面由ｎ－型ａ－Ｓｉ构成；　在所述第一介电层上形成第二介电层，所述第二介电层与第二表面相连，所述第二表面与第一表面基本上共 面；　形成覆盖所述第一表面和第二表面的ｉ－型ａ－Ｓｉ层；　形成覆盖所述ｉ－型ａ－Ｓｉ层的ｐ－型ａ－Ｓｉ层；　在所述ｐ－型ａ－Ｓｉ层上形成氧化铝层；　形成覆盖所述氧化铝层的金属层；和　通过图案化所述金属层形成一个 或多个控制栅极。

【技术特征摘要】

【专利技术属性】
技术研发人员：三重野文健，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：31[中国|上海]