System.ArgumentOutOfRangeException: 索引和长度必须引用该字符串内的位置。 参数名: length 在 System.String.Substring(Int32 startIndex, Int32 length) 在 zhuanliShow.Bind() 一种晶体管结构及芯片制造技术_技高网

一种晶体管结构及芯片制造技术

技术编号:41746601 阅读:14 留言:0更新日期:2024-06-21 21:32
本发明专利技术提供一种晶体管结构及芯片,该晶体管结构包括:衬底基板,以及依次层叠设置于衬底基板上的电极层和导电连接层;电极层包括源漏金属层和栅金属层;源漏金属层包括多个源极和多个漏极,源极和漏极沿第一方向交替设置;栅金属层包括至少一个栅连接部和多个栅极,相邻的源极和漏极之间具有一个栅极;多个栅极中,至少部分相邻的栅极通过栅连接部相耦接;导电连接层包括沿第二方向相对设置的与多个栅极的第一端分别耦接的第一导电连接部和与多个栅极的第二端分别耦接得出第二导电连接部。本发明专利技术增加栅极内部的电性连接,加快了整体器件对电信号的响应,改善栅极电阻,减少了器件整体的响应时长,改善了晶体管器件的高频应用能力。

【技术实现步骤摘要】

本专利技术实施例涉及晶体管,尤其涉及一种晶体管结构及芯片


技术介绍

1、氮化镓高电子迁移率晶体管(英文:gan high electron mobility transistor,简称:gan hemt)器件的栅极电阻(英文:gate rsistance,简称:rg)影响器件开启速度,从而影响器件响应速度,进而影响器件的应用。目前,gan hemt器件的栅极电阻仍然较大,限制了gan hemt器件的高频应用。


技术实现思路

1、本专利技术实施例提供一种晶体管结构及芯片,以解决现有晶体管器件的栅极电阻较大,限制了晶体管器件的高频应用的技术问题。

2、为了解决上述技术问题,本专利技术是这样实现的:

3、第一方面,本专利技术实施例提供了一种晶体管结构,其特征在于,包括:衬底基板,以及依次层叠设置于所述衬底基板上的电极层和导电连接层;所述电极层包括源漏金属层和栅金属层;

4、所述源漏金属层包括多个源极和多个漏极,所述源极和所述漏极沿第一方向交替设置;

5、所述栅金属层包括至少一个栅连接部和多个栅极,相邻的所述源极和所述漏极之间具有一个所述栅极;所述多个栅极中,至少部分相邻的所述栅极通过所述栅连接部相耦接;

6、所述导电连接层包括沿第二方向相对设置的第一导电连接部和第二导电连接部,所述第二方向与所述第一方向相交,所述第一导电连接部与所述多个栅极的第一端分别耦接,所述第二导电连接部与所述多个栅极的第二端分别耦接。

7、可选的,所述多个栅极划分为沿所述第一方向排列的多组栅极组,所述栅极组包括相邻的两个所述栅极,属于同一栅极组中的两个所述栅极之间通过至少一个所述栅连接部耦接。

8、可选的,还包括层叠设置的势垒层和沟道层,所述势垒层和沟道层位于所述衬底基板和所述源漏金属层之间;

9、所述栅连接部在所述衬底基板上的正投影与所述势垒层在所述衬底基板上的正投影至少部分交叠,所述栅连接部在所述衬底基板上的正投影与所述沟道层在所述衬底基板上的正投影至少部分交叠。

10、可选的,所述栅连接部包括沿所述第二方向排列的第一栅连接部;

11、至少部分所述源极包括沿第二方向排列的至少两个源极图形,相邻的所述源极图形之间具有间隔区;所述第一栅连接部位于对应的所述间隔区内。

12、可选的,所述导电连接层包括至少一个第三导电连接部,所述第三导电连接部位于所述第一导电连接部和所述第二导电连接部之间;

13、第三导电连接部与各所述源极通过沿第二方向排列的至少两个第一连接孔分别耦接;

14、沿所述第二方向,所述栅连接部在所述衬底基板上的正投影与所述第一连接孔在所述衬底基板上的正投影交替设置。

15、可选的,所述栅连接部包括沿所述第二方向排列的第二栅连接部;

16、至少部分所述漏极包括沿第二方向排列的至少两个漏极图形,相邻的所述漏极图形之间具有间隔区;所述第二栅连接部位于对应的所述间隔区内。

17、可选的,所述导电连接层还包括至少一个第四导电连接部,所述第四导电连接部位于所述第一导电连接部和所述第二导电连接部之间;

18、第四导电连接部与各所述漏极通过沿第二方向排列的至少两个第二连接孔分别耦接;

19、沿所述第二方向,所述栅连接部在所述衬底基板上的正投影与所述第二连接孔在所述衬底基板上的正投影交替设置。

20、可选的,所述多组栅极组包括沿第一方向交替设置的第一栅极组和第二栅极组,相邻的所述第一栅极组和所述第二栅极组复用一个所述栅极;

21、所述第一栅极组中的两个所述栅极之间通过至少一个第一栅连接部耦接;

22、所述第二栅极组中的两个所述栅极之间通过至少一个第二栅连接部耦接;

23、所述第一栅连接部和所述第二栅连接部沿第一方向错开。

24、可选的,还包括外延缓冲层,所述外延缓冲层位于所述衬底基板和所述沟道层之间。

25、第二方面,本专利技术实施例提供了一种芯片,其特征在于,包括如如上述第一方面所述的晶体管结构。

26、本专利技术实施例提供的晶体管结构,设置电极层和导电连接层,电极层包括源漏金属层和栅金属层,源漏金属层包括多个源极和多个漏极,源极和漏极沿第一方向交替设置;栅金属层包括至少一个栅连接部和多个栅极,相邻的源极和漏极之间具有一个所述栅极;多个栅极中,至少部分相邻的栅极通过所述栅连接部相耦接;导电连接层包括沿第二方向相对设置的第一导电连接部和第二导电连接部,第二方向与第一方向相交,第一导电连接部与多个栅极的第一端分别耦接,第二导电连接部与多个栅极的第二端分别耦接。

27、本专利技术提供的晶体管结构中,通过设置至少部分相邻的栅极通过所述栅连接部相耦接,使得至少部分栅极的中间部分不仅能够与其自身的端部相耦接,还能够通过所述栅连接部与其他栅极的端部耦接,从而使得所述栅极的中间部分能够通过多个传输路径与第一导电连接部和第二导电连接部实现耦接,这样在所述第一导电连接部和所述第二导电连接部接收到电信号时,所述第一导电连接部和所述第二导电连接部能够通过多个传输路径将电信号传输至所述栅极的中间部分。因此,避免了电信号仅能通过栅极端部的连接孔,以及该连接孔连接的栅极所形成的单一传输路径缓慢的传输到gan hemt器件内部,通过增加栅连接部增加了电信号的传输路径,进一步增加了栅极内部的电性连接,改善栅极电阻,加快了整体器件对电信号的响应,减少了器件整体的响应时长,改善了晶体管器件的高频应用能力。

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【技术保护点】

1.一种晶体管结构,其特征在于,包括:衬底基板,设置于所述衬底基板上的电极层和导电连接层;所述电极层包括源漏金属层和栅金属层;

2.根据权利要求1所述的晶体管结构,其特征在于,所述多个栅极划分为沿所述第一方向排列的多组栅极组,所述栅极组包括相邻的两个所述栅极,属于同一栅极组中的两个所述栅极之间通过至少一个所述栅连接部耦接。

3.根据权利要求1所述的晶体管结构,其特征在于,还包括层叠设置的势垒层和沟道层,所述势垒层和沟道层位于所述衬底基板和所述源漏金属层之间;

4.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述栅连接部包括沿所述第二方向排列的第一栅连接部;

5.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述导电连接层包括至少一个第三导电连接部,所述第三导电连接部位于所述第一导电连接部和所述第二导电连接部之间;

6.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述栅连接部包括沿所述第二方向排列的第二栅连接部;

7.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述导电连接层还包括至少一个第四导电连接部,所述第四导电连接部位于所述第一导电连接部和所述第二导电连接部之间;

8.根据权利要求2所述的晶体管结构,其特征在于,所述多组栅极组包括沿第一方向交替设置的第一栅极组和第二栅极组,相邻的所述第一栅极组和所述第二栅极组复用一个所述栅极;

9.根据权利要求3所述的晶体管结构,其特征在于,还包括外延缓冲层,所述外延缓冲层位于所述衬底基板和所述沟道层之间。

10.一种芯片,其特征在于,包括如权利要求1-9中任一项所述的晶体管结构。

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【技术特征摘要】

1.一种晶体管结构,其特征在于,包括:衬底基板,设置于所述衬底基板上的电极层和导电连接层;所述电极层包括源漏金属层和栅金属层;

2.根据权利要求1所述的晶体管结构,其特征在于,所述多个栅极划分为沿所述第一方向排列的多组栅极组,所述栅极组包括相邻的两个所述栅极,属于同一栅极组中的两个所述栅极之间通过至少一个所述栅连接部耦接。

3.根据权利要求1所述的晶体管结构,其特征在于,还包括层叠设置的势垒层和沟道层,所述势垒层和沟道层位于所述衬底基板和所述源漏金属层之间;

4.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述栅连接部包括沿所述第二方向排列的第一栅连接部;

5.根据权利要求1或2任一项所述的晶体管结构,其特征在于,所述导电连接层包括至少一个第三导电连接部,所述第三导电连接部位于...

【专利技术属性】
技术研发人员:司乙川严慧
申请(专利权)人:英诺赛科珠海科技有限公司
类型:发明
国别省市:

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