【技术实现步骤摘要】
本专利技术涉及一种抗单粒子效应延迟电路，属于集成电路设计。
技术介绍
1、工作在辐射环境中的集成电路非常容易受到辐射粒子的影响而产生错误和故障。单粒子效应(see)是导致空间集成电路故障的主要原因之一。
2、辐射粒子撞击半导体材料后，会沿粒子轨迹电离产生大量的电子-空穴对，这些电子空穴对经漂移、扩散和复合等过程被器件收集，导致单粒子瞬态(set)或单粒子翻转(seu)等效应，降低集成电路的空间可靠性。随着晶体管特征尺寸的缩小，电源电压不断降低，电路工作频率不断提高，单粒子效应对集成电路的威胁也不断增加。集成电路抗单粒子加固设计一直是国际上研究的热点。
3、时间冗余加固技术是常用的抗辐射加固方法，通过冗余电路对数据进行延迟备份以缓解set和seu导致的软错误。在冗余数据路径或延迟时钟路径插入延迟电路可实现数据的延迟采样；而抗set能力，即可缓解的最大set脉冲宽度，取决于延迟电路的传输延迟。通过级联的缓冲器单元实现延迟电路是最直接的方法，但是由于粒子撞击器件所产生的set脉宽可达几百皮秒，需要大量的缓冲器单元级联才能实现，这会导致显著的面积和功耗开销，增加芯片成本。
4、因此，需要可以有效提供传输延迟的电路，在满足抗set能力的需求。
技术实现思路
1、本专利技术为解决现有抗辐射加固方法导致缓冲器单元级显著的面积和功耗开销，增加芯片成本的技术问题，进而提出一种抗单粒子效应延迟电路。
2、本专利技术为解决上述问题采取的技术方案是：本专利技
3、上拉网络(101)、第一反相器(102)、下拉网络(103)、第一晶体管(104)、第二晶体管(105)和第二反相器(106)；
4、上拉网络(101)、第一反相器(102)、下拉网络(103)、第一晶体管(104)、第二晶体管(105)组成一级电路；
5、第二反相器(106)组成第二电路；
6、上拉网络(101)和下拉网络(103)用于接受电路输入端(in)的输入信号，并降低对充放电路径中的平均电流值，减缓一级电路输出端处的负载电容充放电速度；
7、第一反相器(102)用于减缓一级电路输出端处的负载电容充放电的速度；
8、第一晶体管(104)和第二晶体管(105)用于增加一级电路输出处的负载电容值；
9、第二反相器(106)用于对被一级电路屏蔽的set进行点屏蔽，将延时后的信号输出至电路输出端(out)。
10、可选的，上拉网络(101)由p类型晶体管串联构成，上拉网络(101)输入端和电路输入端(in)连接，输出端和电源(vdd)、第一反相器(102)中p类型晶体管源极和第一晶体管(104)漏极连接。
11、可选的，下拉网络(103)由n类型晶体管串联构成，下拉网络(103)的输入端和电路输入端(in)连接，输出端和地(cnd)、第一反相器(102)中n类型晶体管源极和第二晶体管(105)漏极连接；
12、上拉网络(101)和下拉网络(103)中晶体管数量和尺寸可根据实际应用需求进行调整，以获得不同的延迟时间，并且上拉网络中p类型晶体管数量和下拉网络中n类型晶体管数量相等；
13、上拉网络(101)和下拉网络(103)中别由m个p类型晶体管和m个n类型晶体管构成，m为1-6之间的自然数，p类型晶体管和m个n类型晶体管的数量和尺寸根据实际工艺和抗辐射需求确定。
14、可选的，第一反相器(102)由一个p类型晶体管t3和一个n类型晶体管t4串联构成，p类型晶体管t3源极连接上拉网络(101)和第一晶体管(104)漏极，n类型晶体管t4源极连接下拉网络(103)和第二晶体管(105)漏极，输入端连接延迟电路输入端(in)，输出端连接第二反相器(106)。
15、可选的，第一晶体管(104)为p类型晶体管，栅极连接第一反相器(102)输出端、第二反相器(106)输入端和第二晶体管(105)栅极，漏极连接上拉网络(101)和第一反相器(102)中p类晶体管源极，源极连接地(cnd)；
16、第二晶体管(105)为n类晶体管，栅极连接第一反相器(102)输出端、第二反相器(106)输入端和第一晶体管(104)栅极，漏极连接下拉网络(103)和第一晶体管(104)中n类型晶体管源极，源极连接电源(vdd)。
17、可选的，第二反相器(106)由一个p类型晶体管t5和一个n类型晶体管t6串联构成，p类型晶体管t5源极连接电源(vdd)，n类型晶体管t6源极连接地(gnd)，第二反相器(106)输入端连接一级电路的输出端c。
18、可选的，p类型晶体管和n类型晶体管数量相等，且p类型晶体管和n类型晶体管为上下对称结构。
19、可选的，一级电路的阈值电压包括由低电平变为高电平的阈值电压和由高电平变为低电平的阈值电压，阈值电压通过调节上拉网络(101)和下拉网络(103)中晶体管数量和尺寸进行调节。
20、可选的，电路输出端(out)的信号逻辑值和电路输入端(in)的信号逻辑值相同，且电路输出端(out)的信号逻辑值变化迟滞于电路输入端(in)的信号逻辑值变化。
21、本专利技术的有益效果是：
22、1.本专利技术的延迟电路可提供百皮秒级的延迟时间，所需晶体管数量较少，面积开销较低。并且延迟时间可根据实际应用需求，通过调节上拉网络和下拉网络中晶体管数量和尺寸进行调整。
23、2.本专利技术的延迟电路可过滤输入的set脉冲，具有缓解set的能力。并且可缓解的最大set脉冲宽度可根据实际抗辐射应用需求通过调节上拉网络和下拉网络中晶体管数量和尺寸进行调整，应用范围更广。
24、3.本专利技术的延迟电路中一级电路上拉网络、下拉网络和反相器构成串联结构，增加传输延迟也增加了漏电路径的电阻，降低漏电流，降低静态功耗开销。并且延迟路径上所有节点在静态情况下均为强稳态，与电源或地之前通过低阻路径连接，不易受干扰，稳定性高。
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1.一种抗单粒子效应延迟电路，其特征在于，所述一种抗单粒子效应延迟电路的结构包括：
2.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述上拉网络(101)由P类型晶体管串联构成，上拉网络(101)输入端和电路输入端(IN)连接，输出端和电源(VDD)、第一反相器(102)中P类型晶体管源极和第一晶体管(104)漏极连接。
3.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述下拉网络(103)由N类型晶体管串联构成，下拉网络(103)的输入端和电路输入端(IN)连接，输出端和地(CND)、第一反相器(102)中N类型晶体管源极和第二晶体管(105)漏极连接。
4.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述第一反相器(102)由一个P类型晶体管T3和一个N类型晶体管T4串联构成，P类型晶体管T3源极连接上拉网络(101)和第一晶体管(104)漏极，N类型晶体管T4源极连接下拉网络(103)和第二晶体管(105)漏极，输入端连接延迟电路输入端(IN)，输出端连接第二反相器(106)。
5.根
6.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述第二反相器(106)由一个P类型晶体管T5和一个N类型晶体管T6串联构成，P类型晶体管T5源极连接电源(VDD)，N类型晶体管T6源极连接地(GND)，第二反相器(106)输入端连接一级电路的输出端C。
7.根据权利要求2-6任意一项所述的一种抗单粒子效应延迟电路，其特征在于，延迟电路中P类型晶体管和N类型晶体管数量相等，且P类型晶体管和N类型晶体管为上下对称结构。
8.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，一级电路的阈值电压包括由低电平变为高电平的阈值电压和由高电平变为低电平的阈值电压，阈值电压通过调节上拉网络(101)和下拉网络(103)中晶体管数量和尺寸进行调节。
9.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述电路输出端(OUT)的信号逻辑值和电路输入端(IN)的信号逻辑值相同，且电路输出端(OUT)的信号逻辑值变化迟滞于电路输入端(IN)的信号逻辑值变化。
...【技术特征摘要】
1.一种抗单粒子效应延迟电路，其特征在于，所述一种抗单粒子效应延迟电路的结构包括：
2.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述上拉网络(101)由p类型晶体管串联构成，上拉网络(101)输入端和电路输入端(in)连接，输出端和电源(vdd)、第一反相器(102)中p类型晶体管源极和第一晶体管(104)漏极连接。
3.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述下拉网络(103)由n类型晶体管串联构成，下拉网络(103)的输入端和电路输入端(in)连接，输出端和地(cnd)、第一反相器(102)中n类型晶体管源极和第二晶体管(105)漏极连接。
4.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述第一反相器(102)由一个p类型晶体管t3和一个n类型晶体管t4串联构成，p类型晶体管t3源极连接上拉网络(101)和第一晶体管(104)漏极，n类型晶体管t4源极连接下拉网络(103)和第二晶体管(105)漏极，输入端连接延迟电路输入端(in)，输出端连接第二反相器(106)。
5.根据权利要求1所述的一种抗单粒子效应延迟电路，其特征在于，所述第一晶体管(104)为p类型晶体管，栅极连接第...
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