【技术实现步骤摘要】
本专利技术涉及一种通信接口电路及其工作方法，属于异构集成系统通信。
技术介绍
1、在异构集成系统设计中，通常使用基于时钟数据转发电路的同步互连方案和基于异步时钟的异步互连方案，在性能优势和设计约束各异的条件下进行强鲁棒性、高速、低倾斜、低抖动且低功耗的跨时钟域互连系统电路设计。同步互连方案和异步互连方案在实际的电路设计和使用过程中存在以下问题：为了解决互连传输中的时钟域交叉问题，同步互连方案需要在互连结构中设计时钟数据转发电路，而基于锁相环等结构的时钟数据转发电路不仅增加了电路面积、系统功耗等性能指标，还增加了系统的设计难度和制作成本。而异步互连方案虽然解决了时钟网络带来的设计难度高、功耗大的问题，但是随着异构集成系统规模的不断增大，异步互连方案的互连延迟在整体逻辑延迟中会占据极大部分，如何简化异步互连方案的互连结构并优化接口电路延时也是一大问题。
技术实现思路
1、本专利技术的目的是提供一种通信接口电路及其工作方法，通过自时钟传输协议实现同步节点间的数据传输，电路结构更加简单，互连延迟较低，可在全局异步局部同步的异构集成系统中进行各模块间的节能、高效传输。
2、为达到上述目的/为解决上述技术问题，本专利技术是采用下述技术方案实现的。
3、第一方面，本专利技术提供一种通信接口电路，所述通信接口电路安装在异构集成系统的节点上，所述通信接口电路包括：
4、通信发送端，用于将本侧节点的数据包拆分为多个数据帧，并在发送脉冲信号的驱动下对拆分后的数据帧进行
5、通信接收端，用于接收对侧节点的通信发送端发送的数据帧，对数据帧进行译码和存储，并将传输完成的数据帧组包发送给本侧节点。
6、进一步的，所述通信发送端包括发送脉冲产生逻辑模块、发送计数逻辑模块、数据帧寄存模块、编码发送模块和pkt_rdy信号同步模块，其中，pkt_rdy信号表示数据包发送完毕信号；在逻辑上，各模块的连接关系为：所述发送脉冲产生逻辑模块的一端与本侧节点连接，所述发送脉冲产生逻辑模块的另一端分别与所述发送计数逻辑模块、所述数据帧寄存模块的一端和所述pkt_rdy信号同步模块连接，所述数据帧寄存模块的另一端与所述编码发送模块的一端连接，所述编码发送模块的另一端与对侧节点的通信接收端连接。
7、进一步的，利用pkt_rdy信号同步模块生成 pkt_rdy信号，当pkt_rdy信号为“1”时，通过异构集成系统的节点向本侧通信发送端发送数据包；利用发送脉冲产生逻辑模块产生9个发送脉冲信号，在发送脉冲信号的驱动下，将由数据包拆分产生的8个4-bit的数据帧按顺序发送到编码发送模块，利用编码发送模块对数据帧进行编码并发送到对侧节点的通信接收端，，同时利用发送计数逻辑模块对数据帧个数进行计数；当发送计数逻辑模块判断8个数据帧发送完毕后，在最后1个发送脉冲信号的驱动下利用编码发送模块向对侧发送控制帧。
8、进一步的，利用pkt_vld信号表示通信发送端接收的数据包是否有效，当pkt_vld信号为1时表示数据包有效。
9、进一步的，根据本侧通信接收端发来的发送端暂停控制信号判断本侧通信发送端是否需要暂停发送，如果需要暂停发送，则控制pkt_rdy信号同步模块暂缓拉高pkt_rdy信号，如果无需暂停发送，则控制pkt_rdy信号同步模块将pkt_rdy信号拉高。
10、进一步的，所述通信接收端包括译码接收模块、缓冲区指针、数据帧缓冲区、缓冲区状态产生逻辑模块和pkt_vld信号同步模块，其中，pkt_vld信号表示数据包有效信号；在逻辑上，各模块的连接关系为：所述译码接收模块的一端与对侧节点的通信发送端连接，所述译码接收模块的另一端分别与所述缓冲区指针、所述数据帧缓冲区和所述缓冲区状态产生逻辑模块的一端连接，所述缓冲区状态产生逻辑模块的另一端与所述pkt_vld信号同步模块的一端连接，所述pkt_vld信号同步模块的另一端与本侧节点连接。
11、进一步的，当异构集成系统的传输线上有新信号时，利用通信接收端将新信号与上一组信号进行异或，得到当前信号；利用译码接收模块对当前信号进行译码和完成检测；数据帧译码后，利用译码接收模块产生数据帧传输完成信号，通过数据帧传输完成信号将译码后的数据帧存入数据帧缓冲区，并更新缓冲区指针的值；根据缓冲区指针的值，利用缓冲区状态产生逻辑模块更新通信接收端的数据帧缓冲区空满状态；控制帧译码后，利用译码接收模块产生控制帧传输完成信号，在控制帧传输完成信号的驱动下更新发送端暂停控制信号；按照顺序将数据帧缓冲区中的数据帧组合成数据包后发送到本侧节点，并利用pkt_vld信号同步模块生成表示数据包有效的pkt_vld信号。
12、进一步的，在控制帧传输完成信号的驱动下更新发送端暂停控制信号，包括：
13、在控制帧传输完成信号的驱动下，根据控制帧得到对侧节点的数据帧缓冲区空满状态，如果对侧节点的数据帧缓冲区空满状态大于预设阈值，利用译码接收模块生成发送端暂停控制信号并发送给本侧节点的通信发送端。
14、第二方面，本专利技术提供一种通信发送端的工作方法，通信发送端的结构如第一方面所述，工作方法包括如下步骤：
15、当本侧节点存在新的数据包时，判断通信发送端是否处于暂停状态，如果通信发送端不处于暂停状态时，将新数据包拆分为8个4-bit的数据帧并存储到数据帧寄存模块中；
16、利用发送脉冲产生逻辑模块产生9个发送脉冲信号，并在前8个发送脉冲信号的驱动下，将数据帧寄存模块中的数据帧按顺序发送到编码发送模块；
17、利用编码发送模块对数据帧进行编码并发送到对侧通信接口的通信接收端；
18、利用发送计数逻辑模块对数据帧个数进行计数，当计数达到8之后，根据本侧通信接收端的数据帧缓冲区空满状态产生控制帧，在最后1个发送脉冲信号的驱动下，将控制帧发送到对侧通信接口的通信接收端。
19、第三方面，本专利技术提供一种通信接收端的工作方法，通信接收端的结构如第一方面所述，工作方法包括如下步骤：
20、当传输线上有新信号时，将新信号与上一组信号进行异或处理，得到当前信号；
21、利用译码接收模块对当前信号进行译码与完成检测，得到译码后的数据帧或控制帧；
22、数据帧译码后利用译码接收模块产生数据帧传输完成信号，通过数据帧传输完成信号驱动译码后的数据帧存入数据帧缓冲区中，并更新缓冲区指针的值；
23、控制帧译码后，利用译码接收模块产生控制帧传输完成信号，在控制帧传输完成信号的驱动下更新发送端暂停控制信号；
24、按照顺序将数据帧缓冲区中的数据帧组合成数据包后发送到本侧节点，并利用pkt_vld信号同步模块生成表示数据包有效的pkt_vld信号；
25、根据缓冲区指针的值，利用缓冲区状态产生逻辑模块更新通信接收端的数据帧缓冲区空满状态。
26、与现有技术相比，本专利技术所达到本文档来自技高网...
【技术保护点】
1.一种通信接口电路，其特征在于，所述通信接口电路安装在异构集成系统的节点上，所述通信接口电路包括：
2.根据权利要求1所述的通信接口电路，其特征在于，所述通信发送端包括发送脉冲产生逻辑模块、发送计数逻辑模块、数据帧寄存模块、编码发送模块和pkt_rdy信号同步模块，其中，pkt_rdy信号表示数据包发送完毕信号；在逻辑上，各模块的连接关系为：所述发送脉冲产生逻辑模块的一端与本侧节点连接，所述发送脉冲产生逻辑模块的另一端分别与所述发送计数逻辑模块、所述数据帧寄存模块的一端和所述pkt_rdy信号同步模块连接，所述数据帧寄存模块的另一端与所述编码发送模块的一端连接，所述编码发送模块的另一端与对侧节点的通信接收端连接。
3. 根据权利要求2所述的通信接口电路，其特征在于，利用pkt_rdy信号同步模块生成pkt_rdy信号，当pkt_rdy信号为“1”时，通过异构集成系统的节点向本侧通信发送端发送数据包；利用发送脉冲产生逻辑模块产生9个发送脉冲信号，在发送脉冲信号的驱动下，将由数据包拆分产生的8个4-bit的数据帧按顺序发送到编码发送模块，利用编码发送模块对数
4.根据权利要求3所述的通信接口电路，其特征在于，利用pkt_vld信号表示通信发送端接收的数据包是否有效，当pkt_vld信号为1时表示数据包有效。
5.根据权利要求3所述的通信接口电路，其特征在于，根据本侧通信接收端发来的发送端暂停控制信号判断本侧通信发送端是否需要暂停发送，如果需要暂停发送，则控制pkt_rdy信号同步模块暂缓拉高pkt_rdy信号，如果无需暂停发送，则控制pkt_rdy信号同步模块将pkt_rdy信号拉高。
6.根据权利要求1所述的通信接口电路，其特征在于，所述通信接收端包括译码接收模块、缓冲区指针、数据帧缓冲区、缓冲区状态产生逻辑模块和pkt_vld信号同步模块，其中，pkt_vld信号表示数据包有效信号；在逻辑上，各模块的连接关系为：所述译码接收模块的一端与对侧节点的通信发送端连接，所述译码接收模块的另一端分别与所述缓冲区指针、所述数据帧缓冲区和所述缓冲区状态产生逻辑模块的一端连接，所述缓冲区状态产生逻辑模块的另一端与所述pkt_vld信号同步模块的一端连接，所述pkt_vld信号同步模块的另一端与本侧节点连接。
7.根据权利要求6所述的通信接口电路，其特征在于，当异构集成系统的传输线上有新信号时，利用通信接收端将新信号与上一组信号进行异或，得到当前信号；利用译码接收模块对当前信号进行译码和完成检测；数据帧译码后，利用译码接收模块产生数据帧传输完成信号，通过数据帧传输完成信号将译码后的数据帧存入数据帧缓冲区，并更新缓冲区指针的值；根据缓冲区指针的值，利用缓冲区状态产生逻辑模块更新通信接收端的数据帧缓冲区空满状态；控制帧译码后，利用译码接收模块产生控制帧传输完成信号，在控制帧传输完成信号的驱动下更新发送端暂停控制信号；按照顺序将数据帧缓冲区中的数据帧组合成数据包后发送到本侧节点，并利用pkt_vld信号同步模块生成表示数据包有效的pkt_vld信号。
8.根据权利要求6所述的通信接口电路，其特征在于，在控制帧传输完成信号的驱动下更新发送端暂停控制信号，包括：
9.一种通信发送端的工作方法，其特征在于，所述通信发送端的结构如权利要求2所述，所述工作方法包括如下步骤：
10.一种通信接收端的工作方法，其特征在于，所述通信接收端的结构如权利要求6所述，所述工作方法包括如下步骤：
...【技术特征摘要】
1.一种通信接口电路，其特征在于，所述通信接口电路安装在异构集成系统的节点上，所述通信接口电路包括：
2.根据权利要求1所述的通信接口电路，其特征在于，所述通信发送端包括发送脉冲产生逻辑模块、发送计数逻辑模块、数据帧寄存模块、编码发送模块和pkt_rdy信号同步模块，其中，pkt_rdy信号表示数据包发送完毕信号；在逻辑上，各模块的连接关系为：所述发送脉冲产生逻辑模块的一端与本侧节点连接，所述发送脉冲产生逻辑模块的另一端分别与所述发送计数逻辑模块、所述数据帧寄存模块的一端和所述pkt_rdy信号同步模块连接，所述数据帧寄存模块的另一端与所述编码发送模块的一端连接，所述编码发送模块的另一端与对侧节点的通信接收端连接。
3. 根据权利要求2所述的通信接口电路，其特征在于，利用pkt_rdy信号同步模块生成pkt_rdy信号，当pkt_rdy信号为“1”时，通过异构集成系统的节点向本侧通信发送端发送数据包；利用发送脉冲产生逻辑模块产生9个发送脉冲信号，在发送脉冲信号的驱动下，将由数据包拆分产生的8个4-bit的数据帧按顺序发送到编码发送模块，利用编码发送模块对数据帧进行编码并发送到对侧节点的通信接收端，，同时利用发送计数逻辑模块对数据帧个数进行计数；当发送计数逻辑模块判断8个数据帧发送完毕后，在最后1个发送脉冲信号的驱动下利用编码发送模块向对侧发送控制帧。
4.根据权利要求3所述的通信接口电路，其特征在于，利用pkt_vld信号表示通信发送端接收的数据包是否有效，当pkt_vld信号为1时表示数据包有效。
5.根据权利要求3所述的通信接口电路，其特征在于，根据本侧通信接收端发来的发送端暂停控制信号判断本侧通信发送端是否需要暂停发送，如果需要暂停发送，则控制pkt_rdy信号同步模块暂缓拉高pkt_rdy信号，如果无需暂停发送，则控制pk...
【专利技术属性】
技术研发人员：尚德龙，代悦，周玉梅，
申请(专利权)人：中科南京智能技术研究院，
类型：发明
国别省市：
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