栅极结构的制造方法技术

本发明专利技术提供一种栅极结构的制造方法，其特征在于，包括步骤：在半导体衬底表面形成有栅极多晶硅层；在所述栅极多晶硅层上形成硬膜层；在硬膜层表面形成硼掺杂层；对所述半导体衬底进行磷离子注入；将栅极结构图形转移至硼掺杂层和硬膜层；以硼掺杂层和硬膜层为掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺杂层被部分或全部消耗；去除硬膜层。由于在进行磷离子注入时，半导体衬底表面具有硼掺杂层，阻止了过量磷注入到栅极多晶硅层中，同时改变了磷在栅极多晶硅层中的分布，可以显著降低截止漏电流向增大的方向发散，同时又不影响Ｎ－ＭＯＳ的其他性能。

Method for manufacturing gate structure

The invention provides a manufacturing method of a grid structure, characterized by comprising the steps of: a gate polysilicon layer is formed on the surface of the semiconductor substrate; forming a hard layer on the gate polysilicon layer; in the formation of boron doped layer of dura mater layer surface of the semiconductor substrate; phosphorus ion implantation; the gate structure and pattern transfer to the boron doped layer and hard layer; with boron doped layer and the hard layer as a mask for etching the gate polysilicon layer, the etching process of boron doped layer are partly or completely consumed; remove the dural layer. Because the phosphorus ion implantation, the surface of the semiconductor substrate with boron doped layer, to prevent excessive phosphorus into the gate polysilicon layer, and change the distribution of phosphorus in the gate polysilicon layer, can significantly reduce the leakage flow as the direction of increasing divergence, without affecting the performance of the NMOS.

【技术实现步骤摘要】

本专利技术涉及半导体制造工艺，尤其涉及。
技术介绍
对于MOS管而言，当栅源电压等于零时MOS管不导电，即源漏极间加上 电压后，漏电流应为零，但由于PN结的反向电流存在，仍有很小的电流，称 为截止漏电流(Ioff)。随着栅极长度的缩短，截止漏电流的问题变得越来越严重。每一代工艺 中，可允许晶体管截止漏电流比上一代增加3倍。为控制这些寄生的截止漏电 流以降低功耗等损失，对高性能半导体器件制造技术提出了更多的挑战。现 有的控制截止漏电流的方法是通过平阱分布(flat-well profile)或晕圈J参杂 (halo doping )对沟道区域进行主动掺杂。另 一种技术是在掺杂的热处理阶段 降低掺杂原子的扩散总量。但是，这些技术都操作复杂。中国专利技术专利第200510023017.X公开了 一种应用金属氧化物半导体共振 隧穿器件的制造方法，包括步骤在具有硬掩膜的衬底层上形成第一器件的 栅极结构；在栅极结构下面形成具有一定宽度用于支撑栅极结构的沟道；在 衬底层上淀积一层氧化物或介电层；在氧化物层上淀积一层掺杂多晶硅层； 和在第一器件与相邻器件之间的掺杂多晶硅层上形成凹陷的结区。上述方法使用外延弧尖来底切栅极侠的单晶硅丙形成窄小的沟道或硅 柱，通过随后对刻蚀区的光氧化，源极和漏极区域通过隧道能垒从沟道分离， 虽然从而在一定程度上降低截止漏电流的强度，但截止漏电流仍然向增大的 方向发散，增加了器件功耗
技术实现思路
针对现有技术的不足，本专利技术所要解决的技术问题是提供一种，由此方法制造的MOS既减轻截止漏电流向增大的方向发散，又 保持N-MOS的其他性 Rb。为解决上述技术问题，本专利技术提供一种，其特征在于，包括步骤在半导体衬底表面形成有栅极多晶硅层；在所述栅极多晶硅 层上形成硬膜层；在硬膜层表面形成硼掺杂层；对所述半导体衬底进行磷离 子注入；将栅极结构图形转移至硼掺杂层和硬膜层；以硼掺杂层和硬膜层为 掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺杂层被部分或全部消耗；去除硬膜 层。可选地，所述硼掺杂层为硼掺杂的氮化硅层。可选地，所述硼掺杂的氮化硅层的厚度为100nm至400nm。可选地，所述以硼掺杂层和硬膜层为掩膜刻蚀栅极多晶硅层的刻蚀方法 为以二氟甲烷与六氟化硫的混合气体作为刻蚀气体的等离子刻蚀，其中二氟 甲烷的流量是20sccm至200sccm,六氟化硫的流量为20 sccm至200sccm, 刻蚀的压力是2mTorr至100mTorr,刻蚀时采用的RF功率是IOOW至1000W, 刻蚀电压是50V至300V，刻蚀的时间是10秒至100秒。可选地，所述硬膜层的材料为无定型碳或氧化硅。可选地，所述将栅极结构图形转移至硼掺杂层和硬膜层的方法为光刻法。上述技术方案在进行磷离子注入时，半导体衬底表面具有硼掺杂层，由 于硼被证明可以减轻磷的穿透效应，因此硼掺杂层阻止了过量磷注入到栅极 多晶硅层中，同时改变了磷在栅极多晶硅层中的分布，可以显著降低截止漏 电流向增大的方向发散，同时又不影响N-MOS的性能。硼掺杂层还可以防止 其下的硬膜层在工艺过程中受到干扰。硼掺杂层之下设有硬膜层，由于在刻蚀多晶硅层的过程中，硼掺杂层会被全部或部分刻蚀，当硼掺杂层被大部分或完全刻蚀之后，硬膜层起到刻蚀 多晶硅层的掩膜的作用。硼掺杂的主体采用氮化硅，其优点是性能稳定，工艺适应性强。硬膜层的材料采用无定型碳，可以减少侧壁的粗糙程度，因而在后续刻 蚀栅极多晶硅层时，使用侧壁光滑的硬膜层可以提高刻蚀出的栅极结构宽度 的均一性。附图说明图1为本专利技术一个实施例流程图2至图7为执行图1中步骤后半导体结构示意图8为现有技术与本专利技术一个实施例中磷离子在栅 极多晶硅层中的分布对比示意图。具体实施例方式本实施例在半导体衬底表面设置硼掺杂层，阻止了过量磷注入到栅极多 晶硅层中，既可以显著降低截止漏电流向增大的方向发散，同时又不影响磷 注入后N-MOS的性能。本专利的专利技术人发现，减小多晶硅的晶格尺寸以及在制造栅极结构时对 栅极多晶硅层进行硼掺杂，可以显著降低截止漏电流向增大的方向发散。但 目前熔炉生长的多晶硅的晶格尺寸控制已经到达一个瓶颈，难以继续减小多 晶硅的晶格，而对栅极多晶硅进行硼掺杂会显著降低N-MOS的性能，这是在 半导体制造工艺中不愿意被看到的结果。同时，专利技术人也发现，截止漏电流 向增大的方向发散与进行N型掺杂过程中对栅极多晶硅过量注入磷，以及磷 在栅极多晶硅中的分布密切相关，但是，通过调控离子注入设备来精确减少 磷的注入和改变磷的分布却是困难的。正是基于上述发现，本实施例提供一种，其特征在于，包括步骤在半导体衬底表面形成有栅极多晶硅层；在所述栅极多晶硅 层上形成硬膜层；在硬膜层表面形成硼掺杂层；对所述半导体衬底进行磷离 子注入；将栅极结构图形转移至硼掺杂层和硬膜层；以硼掺杂层和硬膜层为 掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺杂层被部分或全部消耗；去除硬膜 层。可选地，所述硼掺杂层为硼掺杂的氮化硅层。可选地，所述硼掺杂的氮 化硅层的厚度为100nm至400nm。可选地，所述以硼掺杂层和硬膜层为掩膜 刻蚀栅极多晶硅层的刻蚀方法为以二氟甲烷与六氟化硫的混合气体作为刻蚀 气体的等离子刻蚀，其中二氟曱烷的流量是20sccm至200sccm,六氟化硫的 流量为20 sccm至200sccm，刻蚀的压力是2 mTorr至100mTorr,刻蚀时采用 的RF功率是100W至IOOOW，刻蚀电压是50V至300V,刻蚀的时间是10 秒至100秒。可选地，所述硬膜层的材料为无定型碳或氧化硅。可选地，所 述将栅极结构图形转移至硼掺杂层和硬膜层的方法为光刻法。下面结合附图进行具体说明。如图1所示，本实施例提供一种，其特征在于，包 括步骤S101,提供半导体衬底，所述半导体衬底表面形成有4册极多晶〃法层； S102，在所述栅极多晶硅层上形成硬膜层； S103，在硬膜层表面形成硼掺杂层； S104，对所述半导体衬底进行磷离子注入；5105, 将栅极结构图形转移至硼掺杂层和硬膜层；5106, 以硼掺杂层和硬膜层为掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺 杂层被部分或全部消^^;S107,去除硬膜层。下面结合附图对本实施例进行具体说明。本实施例先执行步骤S101,提供表面形成有栅极多晶硅层202的半导体 衬底201,如图2所示。所述半导体衬底201为本领域常用的硅衬底。在半导 体衬底201上形成栅极多晶硅层202的方法可以是化学气相沉积或物理气相 沉积法。栅极多晶硅层202的厚度可以是50nm至200nm,具体例如50nm、 60nm、 70nm、 80nm、卯nm、 100nm、 110nm、 120nm、 130nm、 140nm、 150nm、 160nm、 170nm、 180nm、 190nm、 200nm。然后执行步骤S102,在栅极多晶硅层202上形成硬膜层203，形成如图3 所示的结构。所述硬膜层203的材料可以是无定形碳或氧化硅。硬膜层203 的厚度可以是50nm至150nm，具体例如50nm、 60nm、 70nm、 80nm、 90nm、 100nm、 110nm、 120nm、 130nm、 140nm、 150nm。形成石更膜层203的方法可 以是化学气相沉积或物本文档来自技高网...

【技术保护点】
一种栅极结构的制造方法，其特征在于，包括步骤：　在半导体衬底表面形成有栅极多晶硅层；　在所述栅极多晶硅层上形成硬膜层；　在硬膜层表面形成硼掺杂层；　对所述半导体衬底进行磷离子注入；　将栅极结构图形转移至硼掺杂层 和硬膜层；　以硼掺杂层和硬膜层为掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺杂层被部分或全部消耗；　去除硬膜层。

【技术特征摘要】
1.一种栅极结构的制造方法，其特征在于，包括步骤在半导体衬底表面形成有栅极多晶硅层；在所述栅极多晶硅层上形成硬膜层；在硬膜层表面形成硼掺杂层；对所述半导体衬底进行磷离子注入；将栅极结构图形转移至硼掺杂层和硬膜层；以硼掺杂层和硬膜层为掩膜刻蚀栅极多晶硅层，刻蚀过程中硼掺杂层被部分或全部消耗；去除硬膜层。2. 如权利要求1所述的槺极结构，其特征在于所述硼掺杂层为硼掺杂的氮 化硅层。3. 如权利要求2所述的栅极结构，其特征在于所述硼掺杂的氮化硅层的厚 度为100nm至400nm。4. 如权利要求3所述的栅极结构，其特征在于所述以硼掺杂层...

【专利技术属性】
技术研发人员：张海洋，陈海华，黄怡，段晓斌，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：11[中国|北京]