锁相环的锁定探测器及其探测方法技术

本发明专利技术揭示了一种锁相环的锁定探测器及其探测方法，所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；异或门接收ＵＰ、ＤＮ信号，其输出端通过充电电阻Ｒ、充电电容Ｃ连接至第一触发器的输入端；与门接收ＵＰ、ＤＮ信号，并根据ＵＰ、ＤＮ信号产生一时钟上升沿驱动第一触发器采样充电电容Ｃ上的电平，以此判断Ｆｒｅｆ和Ｆｄｉｖ之间的相位差是否足够小；从而判断ＰＬＬ处于失锁状态或锁定状态。本发明专利技术提出的锁相环的锁定探测器及其探测方法，通过在多个地方引入可编程技术，并合理的划分锁定探测器的功能结构，最终实现锁定探测电路应用上的巨大灵活性和可移植性。

Phase-locked detector of phase-locked loop and detecting method thereof

The invention discloses a PLL lock detector and its detection method, the lock detector includes a XOR gate, gate, charging resistor, charging capacitor, the first flip-flop; XOR gate receiving UP, DN signal, the output end of the input end of the charging resistor R, charging capacitor C is connected to the first flip-flop; and receiving UP DN, UP, DN signal, and according to the rising edge of the clock signal and generates a first drive trigger sampling capacitor C charging level, in order to determine the phase difference between Fref and Fdiv is small enough; in order to determine PLL is unlocked or locked state. The PLL lock detector provided by the invention and its detection method, through the introduction of many places in the programmable technology, function structure and reasonable lock detector, finally realize the great flexibility of lock detection circuit application and portability.

【技术实现步骤摘要】

本专利技术涉及一种锁相环电路，尤其涉及一种锁相环的锁定探测器；此外，本 专利技术还涉及上述锁相环的锁定探测器的探测方法。
技术介绍
锁相环的英文全称是Phase-Locked Loop,筒称PLL。锁相环电路是一种反馈 电路，其作用是4吏得电路上的时钟和某一外部时钟的相位同步。因锁相环可以实 现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电 路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出 频率信号与输入频率信号保持固定的相位差值，即输出电压与输入电压的相位被锁住。Charge-Pump Phase Lock Loop (CP-PLL)作为PLL的一种，其基本电路如 图1所示。鉴频鉴相器(PFD)通过比较参考时钟Fin与VCO经分频后产生的反馈时钟 Fdiv的相位差产生输出控制信号UP和DN去控制电荷泵(CP)上/下电流源的开 关，CP在UP和DN信号的控制下对低通滤波器(LPF)进行冲/放电，从而产生 一个合适的电压控制压控振荡器(VCO)产生一个具有合适的输出频率的信号， 使其经过分频器(Divider)分频后得到的信号Fdiv与参考时钟Fref既同频率 又同相位。通过这样一个反馈环路，PLL可以通过实时的调整VCO的频率来克服 各种扰动和噪声的影响，使得VCO可以输出 一个稳定和期望的频率信号。在理想情况下，UP/DN信号的脉冲宽度取决于Fin和Fdiv的相位差，当Fin 与Fdiv拥有相同的频率和相位的时候，UP/DN信号将始终保持逻辑0，以便 将CP的上/下两路电流源同时关闭，保持VCO的控制电压稳定。在现实中，由于 CP的上下电流源开启存在一定的建立时间，使得当Fin和Fdiv的相位相差小到 一定程度的时候，CP的上/下电流源无法及时开启，从而使得CP无法正确的泵 出或泵入所需的电流，造成PLL此时对Fin和Fdiv之间较小的相位差无法响应， Fin和Fdiv之间的相位误差就会不断的积累起来。当累积的相位误差与CP电流源的建立时间可以比拟时，CP将开始正常工作调整vco的控制电压来消除累积 的相位差，当累计的相位差再次小于CP上/下电流源的建立时间的时候，CP将 再一次丧失实时响应Fin和Fdiv之间的相位差的能力，直到再一次累积的相位 差达到与CP电流源的建立时间可以比拟时，CP才会重新启动。这个现象称之为 死区，会直接在PLL的输出信号频谱中引入能量较大的频率杂散(spur)，对 于那些对输出信号频谱纯度要求较高的应用来说，spur的出现将变得不可接受。 为了解决这一问题，在实际应用中，通常会让UP/DN信号在Fref和Fdiv 之间没有相位差时仍同时保持逻辑'T， 一段时间(这段时间我们称之为消除 死区脉宽)，令CP上/下电流源提前开通，从而可以避开电流源建立时间的困扰， 迅速的根据UP/DN信号泵出/入电流，使得PLL可以随时对任何微小的相位差做 出及时的反应。
技术实现思路
本专利技术所要解决的技术问题是提供一种锁相环的锁定探测器，可实现锁定 探测电路应用上的巨大灵活性和可移植性。另外，本专利技术还提供上述锁相环的锁定探测器的锁定探测方法。 为解决上述技术问题，本专利技术采用如下技术方案一种锁相环的锁定探测器，所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、 低通滤波器LPF、压控振荡器VCO、分频器Divider;鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反々责时钟Fdiv 的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；使UP、 DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑'T， 一设 定时间；所述锁定探测器包括异或门、与门、充电单元、第一触发器； 作为本专利技术的一种优选方案，充电单元由一个充电电阻R和一个充电电容C 构成。所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑'T，时的9200910194848.1 为高电平、另一个为低电平时，异或门输出 高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将 一直维持到当UP和DN信号同时为逻辑'T，时为止；此时与门将会产生一时钟上升沿驱动第一触发器采样充电电容C上的电平 以判断Fref和Fdiv之间的相位差是否足够小；若第一触发器进行采样时，充电电容C上极板的电平若高于第 一触发器的门 阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门 阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。作为本专利技术的一种优选方案，所述第一触发器为D触发器；若Fref与Fdiv 之间的相位差较大，异或门输出高电平的时间即会较长，电容将得到充分的充电； 当第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值 电压，第一触发器的QN端将输出逻辑0,表明Fref和Fdiv之间存在较大的 相位差，判断PLL处于失锁状态；若Fref与Fdiv之间的相位差较小，异或门输 出高电平的时间即会较短，电容来不及被充分充电；在第一触发器进行采样时， 充电电容C上极^1的电平若低于第一触发器的门阈值电压，第一触发器的QN端 将输出逻辑'T，，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定 状态。作为本专利技术的一种优选方案，通过设定不同的时间常数R x C来定义认定PLL 锁定时Fref与Fdiv之间相位差的阈值；R x C越大判定PLL锁定时允许的Fref 与Fdiv之间相位差就越大；R x C越小判定PLL锁定时允许的Fref与Fdiv之间 相位差就越小；上述锁定过程的判定条件用下面的公示表示v 乂其中，Vdd为电源电压，R、 C分别为锁定检测电路中的R、 C取值，Ui砵为 判定PLL处于锁定状态的相位差的阈值窗口，这里用Fref与Fdiv之间的延时来 表示相位差，Vth，为DFF的门阈值电压。作为本专利技术的一种优选方案，所述锁定探测器还包括可编程时钟发生器，用于产生计数基准时钟，其采用参考时钟直接分频得到；其一输入端PD端连接一 计数模块的输出端，并把输出信号反馈至该计数模块；设PLL的环路带宽为W一，则t-1/W一； t为PLL的环路时间常数；计数基准时钟的周期取0. 5 t到2 t 。作为本专利技术的一种优选方案，所述锁定探测器还包括计数模块，用以计算 PLL锁定所维持的时间长短来消除误触发，当Ld-pre指示的PLL锁定的状态达 到预设的时间长度的时候，就认为PLL真的处于锁定状态。作为本专利技术的一种优选方案，所述计数模块包括可编程计数器；当PD端为低电平时读入计数预设值Cunt-Prset，并使其输出端Out输出 0，，；当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直至 可编程计数器从计数预设值Cunt-Preset减到0,此时Out端输出高电平。进一步地，所述计数模块包括可编程计数器、第二触发器DFF1、第三触发 器DFF2、第一与门AND1、第二与门AND2、第三与门AND3;当PD端为低电平时读入计数预设值Cunt-Prset,并使其输出端Out输出 0，，；当PD端为高电平时本文档来自技高网...

【技术保护点】
一种锁相环的锁定探测器，其特征在于：所述锁相环ＰＬＬ包括鉴频鉴相器ＰＦＤ、电荷泵ＣＰ、低通滤波器ＬＰＦ、压控振荡器ＶＣＯ、分频器Ｄｉｖｉｄｅｒ；　鉴频鉴相器ＰＦＤ通过比较参考时钟Ｆｉｎ与ＶＣＯ经分频后产生的反馈时钟Ｆｄｉｖ的相位差产生 输出控制信号ＵＰ、控制信号ＤＮ去控制电荷泵ＣＰ上／下电流源的开关；　使ＵＰ、ＤＮ信号在Ｆｒｅｆ和Ｆｄｉｖ之间没有相位差时仍同时保持逻辑“１”一设定时间；　所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；　所 述异或门采集控制信号ＵＰ、控制信号ＤＮ中的一个信号为逻辑“１”时的维持时间；当ＵＰ或ＤＮ其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻Ｒ对充电电容Ｃ进行充电；这一充电过程将一直维持到当ＵＰ和ＤＮ信号同时为逻辑“１”时为止；　与门产生一时钟上升沿驱动第一触发器采样充电电容Ｃ上的电平以判断Ｆｒｅｆ和Ｆｄｉｖ之间的相位差是否足够小；　若第一触发器进行采样时，充电电容Ｃ上极板的电平若高于第一触发器的门阈值电压，则Ｆｒｅｆ与Ｆｄｉｖ之间的 相位差较大，判断ＰＬＬ处于失锁状态；　若第一触发器进行采样时，充电电容Ｃ上极板的电平若低于第一触发器的门阈值电压，则Ｆｒｅｆ与Ｆｄｉｖ之间的相位差较小，判断ＰＬＬ处于锁定状态。...

【技术特征摘要】
1、一种锁相环的锁定探测器，其特征在于所述锁相环PLL包括鉴频鉴相器PFD、电荷泵CP、低通滤波器LPF、压控振荡器VCO、分频器Divider；鉴频鉴相器PFD通过比较参考时钟Fin与VCO经分频后产生的反馈时钟Fdiv的相位差产生输出控制信号UP、控制信号DN去控制电荷泵CP上/下电流源的开关；使UP、DN信号在Fref和Fdiv之间没有相位差时仍同时保持逻辑“1”一设定时间；所述锁定探测器包括异或门、与门、充电电阻、充电电容、第一触发器；所述异或门采集控制信号UP、控制信号DN中的一个信号为逻辑“1”时的维持时间；当UP或DN其中一个信号为高电平、另一个为低电平时，异或门输出高电平，从而驱动其后面的充电电阻R对充电电容C进行充电；这一充电过程将一直维持到当UP和DN信号同时为逻辑“1”时为止；与门产生一时钟上升沿驱动第一触发器采样充电电容C上的电平以判断Fref和Fdiv之间的相位差是否足够小；若第一触发器进行采样时，充电电容C上极板的电平若高于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较大，判断PLL处于失锁状态；若第一触发器进行采样时，充电电容C上极板的电平若低于第一触发器的门阈值电压，则Fref与Fdiv之间的相位差较小，判断PLL处于锁定状态。2、 根据权利要求l所述的锁相环的锁定探测器，其特征在于所述第一触发器为D触发器；若Fref与Fdi v之间的相位差较大，异或门输出高电平的时间即会较长， 电容将得到充分的充电；当第一触发器进行采样时，充电电容C上极板的电 平若高于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑0，表 明Fref和Fdiv之间存在较大的相位差，判断PLL处于失锁状态；若Fref与Fdi v之间的相位差较小，异或门输出高电平的时间即会较短， 电容来不及被充分充电；在第一触发器进行采样时，充电电容C上极板的电 平若低于第一触发器的门阈值电压，第一触发器的QN端将输出逻辑'T，，表明Fref和Fdiv之间存在较小的相位差，判断PLL处于锁定状态。3、根据权利要求l所述的锁相环的锁定探测器，其特征在于通过设定不同的时间常数R x c来定义认定PLL锁定时Fref与Fdiv之间 相位差的阈值；R x C越大判定PLL锁定时允许的Fref与Fdiv之间相位差就 越大；R x C越小判定PLL锁定时允许的Fref与Fdiv之间相位差就越小； 上述锁定过程的判定条件用下面的公示表示v 乂其中，Vdd为电源电压，R、 C分别为锁定检测电路中的R、 C取值，twind。w 为判定PLL处于锁定状态的相位差的阈值窗口 ，这里用Fref与Fdiv之间的 延时来表示相位差，Vth，为DFF的门阈值电压。4、 根据权利要求l所述的锁相环的锁定探测器，其特征在于所述锁定探测器还包括可编程时钟发生器，用于产生计数基准时钟，其 采用参考时钟直接分频得到；其一输入端PD端连接一计数模块的输出端，并 把输出信号反馈至该计数模块；设PLL的环路带宽为WlQ。p，则t t为PLL的环路时间常数；计数基准时钟的周期取0. 5 t到2 t 。5、 根据权利要求l所述的锁相环的锁定探测器，其特征在于所述锁定探测器还包括计数模块，用以计算PLL锁定所维持的时间长短 来消除误触发，当LcLpre指示的PLL锁定的状态达到预设的时间长度的时候， 就认为PLL真的处于锁定状态。6、 根据权利要求5所述的锁相环的锁定探测器，其特征在于所述计数才莫块包括可编程计数器；当可编程计数器的PD端为低电平时读入计数预设值Cunt-Prset，并使其输出端0ut输出0;当PD端为高电平时在每一个Clk的上升沿到来的时刻执行减1操作，直 至可编程计数器从计数预i殳值Cunt—Preset减到0，此时Out端输出高电平。7、 根据权利要求6所述的锁相环的锁定探测器，其特征在于所述计数模块包括可编程计数器、第二触发器DFF1、第三触发器DFF2、 第一与门AND1、第二与门AND2、第三与门AND3;当PD端为^^电平时读入计数预^殳值Cunt-Prset，并4吏其输出端Out输 出0;当PD端为高电平时在每一个Clk的上升沿到来的时刻执^f亍减1操作，直 至可编程计数器从计数预设值Cunt-Preset减到0，此时0ut端输出高电平；当第一触发器的输出Ld—pre为0时，可编程时钟发生器被AND1和AND3 屏蔽，两个输出触发器DFF1、 DFF2被复位，DFFl的QN端为高电平，但由于 Ld-pre为低电平，可编程计数器仍然被关断，此时DFF2的Q端输出为低电平；当第一触发器的输出Ld—pre变为高电平后，可编程时钟发生器通过AND1 和AND3被引入计数模块，可编程计数器在可编程时钟发生器上升沿的驱动下 进行计数；当LcLpre维持高电平的时间足够长，以至于可编程计数器完成从计数预 设值减到0的动作并在Out端输出为1时，DFFl在Clk的下降沿立刻将 可编程计数器输出的逻辑'T，采样至输出端；此时在DFF1的Q端会产生一 个上升沿驱动...

【专利技术属性】
技术研发人员：衣晓峰，
申请(专利权)人：捷顶微电子上海有限公司，
类型：发明
国别省市：31[中国|上海]