【技术实现步骤摘要】
本专利技术主要涉及到微处理器设计，特指一种基于逻辑网表的关键路径延时优化方法。
技术介绍
1、由于微处理器的性能很大程度上取决于主频，基于确定的半导体工艺和微处理器体系结构，为了研发更高性能的微处理器，进一步提升微处理器的主频至关重要。
2、主频是处理器工作的时钟频率，决定了每秒钟处理器能够运行的时钟周期数量；主频越高，微处理器的性能越高。对微处理器电路设计过程中存在的关键路径延时进行优化，可以直接提升微处理器主频，提高微处理器性能。
3、目前，高性能微处理器设计大都采用基于商用标准单元库的半定制设计方法，根据微处理器的指令级体系结构，使用硬件描述语言完成寄存器传输级（rtl）详细设计，然后将通过功能验证的rtl设计使用逻辑综合工具生成基于商用标准单元库的逻辑网表；但在高主频的设计约束下，得到的逻辑网表中通常存在少量逻辑电路路径，即使在逻辑综合工具最优解的情况下，依然不能满足高主频的时序设计约束要求，这些逻辑电路路径称之为“关键路径”。
4、当前，基于确定的半导体工艺，解决这些关键路径的方法有限。一些国际大公司，如intel、amd 和 apple 会采用全定制电路技术，一方面投入的人力成本高，另一方面可重用性差、设计周期长。受限于全定制设计的资金和时间成本，目前的ic设计公司一般采用基于商用标准单元库的半定制的设计流程，研制的高性能微处理器主频与国际大公司全定制集成电路（ic）产品存在较大性能差距。
5、基于商用标准单元库的半定制设计流程中，受限于商用标准单元库和逻辑综合工具，微
技术实现思路
1、本专利技术要解决的技术问题就在于：针对现有技术存在的技术问题，本专利技术提供一种原理简单、能够减小延时、提升处理器主频的基于逻辑网表的关键路径延时优化方法。
2、为解决上述技术问题，本专利技术采用以下技术方案：
3、一种基于逻辑网表的关键路径延时优化方法，其包括：
4、步骤s1：获取逻辑综合得到的逻辑网表以及关键路径延时信息文件；
5、步骤s2：深入分析微处理器逻辑网表中关键路径的特点，构造关键路径的逻辑椎，并提取对应的逻辑网表；
6、步骤s3：利用所构造的逻辑椎进行逻辑椎分解；
7、步骤s4：基于逻辑椎分解得到的有向无环子图进行逻辑重构，并对布尔逻辑图进行反复的迭代，同时提取对于的优化后的逻辑网表；
8、步骤s5：验证优化后逻辑的功能等价性；
9、步骤s6：利用延时评估模型评估延时优化效果。
10、作为本专利技术方法的进一步改进：构造关键路径逻辑椎时，不保留模块层次以及模块内部的连线，仅保留标准单元模块和端口，以及各基本单元之间的逻辑连线。
11、作为本专利技术方法的进一步改进：构建关键路径的逻辑椎与逻辑求值的方向刚好相反，从关键路径的终点逐步回溯，到顺序单元的输出端口停止，获取关键路径终点和顺序单元之间所有的最小逻辑单元以及最小逻辑单元之间的连线关系，并将每一个最小逻辑单元作为一个节点；完成构造关键路径逻辑椎后，提取关键路径逻辑椎对应的逻辑网表。
12、作为本专利技术方法的进一步改进：构造关键路径逻辑椎时，定义相关数据结构，从逻辑综合报出的关键路径文件中获取关键路径终点和起点，从一个关键路径的终点开始查找对应的关键路径节点以及与关键路径相关联的其他节点；构造完成关键路径逻辑椎后提取对应的关键路径逻辑网表；
13、查找对应的关键路径节点以及与关键路径相关联的其他节点的方式为：通过查找其中节点所有输入端口对应的驱动节点，找出的驱动节点必须为打平层次的基本单元，对于找出的节点构建链接关系，以有向图形式存储。
14、作为本专利技术方法的进一步改进：查找一条时序路径的终止条件为任意满足一种情况：
15、（1）顺序单元的输出端口；
16、（2）网表中顶层模块的输入端口。
17、作为本专利技术方法的进一步改进：进行逻辑椎分解时包括：
18、合适的逻辑椎分割涉及逻辑图的两个方向，每次分割都需要进行一次评估；
19、对于关键路径方向：划分是一个动态规划过程，通过迭代不断改进划分；
20、对于以关键路径节点作为顶点的非关键路径驱动节点：划分选择是一个图划分过程；
21、任意一种合适的划分需要满足划分后的关键路径方向上的延迟最小值小于划分前关键路径方向上的延迟；
22、对于不同的划分方式不断进行迭代直到找出一种满足时序优化需求的划分方式停止。
23、作为本专利技术方法的进一步改进：进行逻辑重构时包括：
24、在关键路径的信息基础上，对关键路径的逻辑进行布尔逻辑优化，对分解得到的子图通过与或两级逻辑法实现子图逻辑极小化，得到实现逻辑极小化的多级逻辑结构；
25、将已经优化的两输入与非图aig扩展为多输入与门的结构，提取多数逻辑门进行全定制设计，用mig 表示；经过优化后，mig中的每个节点都是最优的；
26、对于重构优化后的逻辑椎，提取对应的实现逻辑优化的逻辑网表。
27、作为本专利技术方法的进一步改进：等价性检验包括：
28、利用关键路径逻辑椎对应的逻辑网表和实现逻辑优化后的逻辑网表进行等价性检查，以构造出的关键路径逻辑椎对应的逻辑网表作为参考模型，验证重构前后逻辑的等价；
29、当两个网表对应的逻辑功能等价时，证明优化后的逻辑椎与原本的逻辑椎等价。
30、作为本专利技术方法的进一步改进：所述步骤s6中，用延时评估模型包括：对于逻辑等价的重构逻辑进行延时评估，判断是否满足优化目标，如果不满足则跳转执行步骤s3，否则得到优化后的关键路径延时。
31、与现有技术相比，本专利技术的优点就在于：
32、1、本专利技术的基于逻辑网表的关键路径延时优化方法，原理简单、能够减小延时、提升处理器主频，本专利技术提出了一种关键路径逻辑重构方法和逻辑级化简方法，在保证逻辑功能等价的基础上，实现关键路径上逻辑级数和单元节点数目的优化，能有效减少关键路径延时，实现微处理器主频的提升。
33、2、本专利技术的基于逻辑网表的关键路径延时优化方法，基于确定工艺条件下微处理器高主频设计需求，深入分析微处理器逻辑网表中关键路径的特点，利用精确综合和逻辑重构方法，通过少量全定制设计多数逻辑门单元，实现关键时序路径上逻辑级数和单元节点数目的优化，在保证逻辑功能等价的前提下，有效减小逻辑综合过程中关键路径延迟，提升微处理器主频。
34、3、本专利技术的基于逻辑网表的关键路径延时优化方法，针对逻辑网表文本信息量大且模块间连接关系不直观的问题，提供了一种构建关键路径逻辑椎的方法，对网表中关键信息进行提取，快速构造出本质为带权有向无环图的逻辑椎，描述出网表中关键路径上所有实例本文档来自技高网...
【技术保护点】
1.一种基于逻辑网表的关键路径延时优化方法，其特征在于，包括：
2.根据权利要求1所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构造关键路径逻辑椎时，不保留模块层次以及模块内部的连线，仅保留标准单元模块和端口，以及各基本单元之间的逻辑连线。
3.根据权利要求2所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构建关键路径的逻辑椎与逻辑求值的方向刚好相反，从关键路径的终点逐步回溯，到顺序单元的输出端口停止，获取关键路径终点和顺序单元之间所有的最小逻辑单元以及最小逻辑单元之间的连线关系，并将每一个最小逻辑单元作为一个节点；完成构造关键路径逻辑椎后，提取关键路径逻辑椎对应的逻辑网表。
4.根据权利要求2所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构造关键路径逻辑椎时，定义相关数据结构，从逻辑综合报出的关键路径文件中获取关键路径终点和起点，从一个关键路径的终点开始查找对应的关键路径节点以及与关键路径相关联的其他节点；构造完成关键路径逻辑椎后提取对应的关键路径逻辑网表；
5.根据权利要求4所述的基于逻辑网表的关键路径延时
6.根据权利要求1-5中任意一项所述的基于逻辑网表的关键路径延时优化方法，其特征在于，进行逻辑椎分解时包括：
7.根据权利要求1-5中任意一项所述的基于逻辑网表的关键路径延时优化方法，其特征在于，进行逻辑重构时包括：
8.根据权利要求1-5中任意一项所述的基于逻辑网表的关键路径延时优化方法，其特征在于，等价性检验包括：
9.根据权利要求1-5中任意一项所述的基于逻辑网表的关键路径延时优化方法，其特征在于，所述步骤S6中，用延时评估模型包括：对于逻辑等价的重构逻辑进行延时评估，判断是否满足优化目标，如果不满足则跳转执行步骤S3，否则得到优化后的关键路径延时。
...【技术特征摘要】
1.一种基于逻辑网表的关键路径延时优化方法，其特征在于，包括：
2.根据权利要求1所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构造关键路径逻辑椎时，不保留模块层次以及模块内部的连线，仅保留标准单元模块和端口，以及各基本单元之间的逻辑连线。
3.根据权利要求2所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构建关键路径的逻辑椎与逻辑求值的方向刚好相反，从关键路径的终点逐步回溯，到顺序单元的输出端口停止，获取关键路径终点和顺序单元之间所有的最小逻辑单元以及最小逻辑单元之间的连线关系，并将每一个最小逻辑单元作为一个节点；完成构造关键路径逻辑椎后，提取关键路径逻辑椎对应的逻辑网表。
4.根据权利要求2所述的基于逻辑网表的关键路径延时优化方法，其特征在于，构造关键路径逻辑椎时，定义相关数据结构，从逻辑综合报出的关键路径文件中获取关键路径终点和起点，从一个关键路径的终点开始查找对应的关键...
【专利技术属性】
技术研发人员：陈海燕，余学雯，邓让钰，黄鹏程，马驰远，周宏伟，刘仲，杨乾明，曾坤，励楠，王勇，冯权友，
申请(专利权)人：中国人民解放军国防科技大学，
类型：发明
国别省市：
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