【技术实现步骤摘要】
本专利技术涉及相位同步领域，尤其涉及基于多通道adc芯片的阵列数据同步系统及方法。
技术介绍
1、在阵列化、高载波、高带宽中频数字化产品方案中，要求采样数据相位同步，而所采用的集成多路高带宽、高采样率、高精度的中频采样adc芯片中有使用lvds高速串行数字接口输出的，中频采样数据通过这些lvds高速串行总线把数字中频信号被送入后端具的fpga中，fpga只需要有类似serdes功能的输入管脚，就降低对fpga芯片的性能要求，从而节约成本。
2、当前端中频信号只有几路时，后端的fpga可以通过高速串行接口接收这些中频数字信号且不经过特别的方法处理也不会造成数据丢失，而当前端中频信号有数十上百个时，如果也采用简单的一、两片adc芯片通过高速串行数据接口接入一片fpga方案，将会采用很多fpga，不仅会造成整个中频信号采集方案成本高昂，也会带来元器件布局空间、功耗等问题；而当单片fpga接入多个的adc芯片时，由于真实应用中的硬件电路差异、fpga布线差异及信号干扰，造成fpga接收的数据不能准确同步；若adc芯片的输出数据不经过数据同步，将造成fpga后端算法无法及时接收、存储、传输及处理数据，造成整个信号处理方案的失败。
技术实现思路
1、本专利技术的目的在于，针对在数十上百路高带宽、高采样率、高精度的中频adc采样产品中，通过较为低性能的fpga及其他芯片、实现海量中频采样数据的接收、存储、传输及处理的现有技术问题，提出基于多通道adc芯片的阵列数据同步系统及方法。p>
2、基于多通道adc芯片的阵列数据同步方法，步骤为：
3、s1：中频信号经过差分、带通和抗混叠滤波的处理后输入到后端的adc中频采样芯片；
4、s2：中频信号经过adc中频采样芯片将串行数字采样数据输入到fpga，fpga内的n个数据捕获模块和串并转换模块将数据进行数据解串、数据帧对准、字节侦测，转换成并行数据后输入fifo模块缓存；
5、s3：在数据流中增加一级高速数据缓存，在遍历帧同步时钟异常时，重新同步fifo数据；
6、所述高速数据缓存的读写信号通过自适应同步控制单元输出；
7、所述自适应同步控制单元的工作时钟是时钟管理单元产生的fpga系统工作时钟；
8、s4：后端数据处理模块处理4n路并行数据，电源电路将5v电源转换为不同伏电平供电。
9、进一步的，基于多通道adc芯片的阵列数据同步方法，所述步骤s1包括以下子步骤：
10、s11：射频插座输出的中频信号输入到把单端信号变为差分信号的双巴伦电路；
11、s12：中频信号经过双巴伦电路转换输出为模拟中频差分信号正、负信号；
12、所述模拟中频差分信号正、负信号包括模拟中频差分信号0正、模拟中频差分信号0负、……、模拟中频差分信号4(n-1)+3正、模拟中频差分信号4(n-1)+3负，一共4n路；
13、s13：模拟中频差分信号正、负信号经过带通和抗混叠滤波的处理后输入到adc中频采样芯片。
14、进一步的，基于多通道adc芯片的阵列数据同步方法，所述步骤s2包括以下子步骤：
15、s21：中频信号输入adc中频采样芯片转换输出为4n路lvds串行差分数据、n路数据时钟同步差分信号、n路帧时钟同步差分信号；
16、4n路lvds串行差分数据包括lvds串行差分数据0、lvds串行差分数据1、lvds串行差分数据2、lvds串行差分数据3、……、lvds串行差分数据4(n-1)+3；
17、所述n路数据时钟同步差分信号包括数据时钟同步差分信号0、……、数据时钟同步差分信号(n-1)；
18、所述n路帧时钟同步差分信号包括帧时钟同步差分信号0、……、帧时钟同步差分信号(n-1)；
19、s22：4n路lvds串行差分数据、n路数据时钟同步差分信号、n路帧时钟同步差分信号输入到n个数据捕获模块转换输出成各自的4路串行数据、数据同步信号、帧同步信号；
20、所述4路串行数据包括串行数据0、串行数据1、串行数据2、串行数据3、……、串行数据4(n-1)+3；
21、所述数据同步信号包括数据同步信号0……、数据同步信号(n-1)；
22、所述帧同步信号包括帧同步信号0……、帧同步信号(n-1)；
23、s23：4路串行数据、数据同步信号、帧同步信号输入到n路串并数据转换模块，4n路串行数据经过n路串并数据转换模块转换输出成4n路并行数据，产生写时钟；
24、所述n路串并数据转换模块包括串并数据转换模块0、……、串并数据转换模块(n-1)；
25、所述4n路并行数据包括并行数据0、并行数据1、并行数据2、并行数据3、……、并行数据4(n-1)+3；
26、所述写时钟包括写时钟0、……、写时钟(n-1)；
27、s24：4n路并行数据、写时钟输入n个fifo通过fifo读时钟的读使能、写使能控制fifo的4n路并行数据输出到后端数据处理模块；
28、所述n个fifo包括fifo0、……、fifo(n-1)；
29、所述读使能包括读使能0……、读使能(n-1)；
30、所述写使能包括写使能0……、写使能(n-1)。
31、进一步的，基于多通道adc芯片的阵列数据同步方法，所述步骤s3包括以下子步骤：
32、s31：数据捕获模块输出的n路帧同步信号同时输出到数据帧时钟同步采样模块，数据帧时钟同步采样模块利用fpga系统时钟采样帧同步信号；
33、所述帧同步信号正常会采样到4个连续的1和4个连续的0；
34、s32：n路数据帧同步采样信号输出到流水式读取模块，流水式读取模块暂存每一路16位数据帧采样信号，每一个fpga系统时钟数据按照左移先入先出移位且读取n个16位数据帧采样信号；
35、s33：若检测到有二级制数据11110000，输出第一个十六进制数f0产生标志，n路数据帧同步采样信号到遍历判决模块；
36、所述11110000代表十六进制数f0；
37、s34：遍历判决模块判断是否同步异常：
38、若全部n路帧同步信号都在同一时刻或下一时刻全是十六进制数f0，说明同步正常，则自适应同步完成；
39、若在同一时刻或下一时刻全部n路帧同步信号不全是十六进制数f0，说明同步异常，则重新读取n路16位帧同步采样信号，遍历判决模块再重新判断。
40、进一步的，基于多通道adc芯片的阵列数据同步方法，在默认工作模式下，自适应同步控制单元缓存fifo的读、写都是使能。
41、进一步的，基于多通道adc芯片的阵列数据同步方法，所述步骤s4包括以下子步骤：
42、s41：自适应同步控制单元确认数据同步无误后，后端数据处理模块进行数字滤波本文档来自技高网...
【技术保护点】
1.基于多通道ADC芯片的阵列数据同步方法，步骤为：
2.根据权利要求1所述的基于多通道ADC芯片的阵列数据同步方法，其特征在于，所述步骤S1包括以下子步骤：
3.根据权利要求1所述的基于多通道ADC芯片的阵列数据同步方法，其特征在于，所述步骤S2包括以下子步骤：
4.根据权利要求1所述的基于多通道ADC芯片的阵列数据同步方法，其特征在于，所述步骤S3包括以下子步骤：
5.根据权利要求1所述的基于多通道ADC芯片的阵列数据同步方法，其特征在于，在默认工作模式下，自适应同步控制单元缓存FIFO的读、写都是使能。
6.根据权利要求1所述的基于多通道ADC芯片的阵列数据同步方法，其特征在于，所述步骤S4包括以下子步骤：
7.基于多通道ADC芯片的阵列数据同步系统，基于权利要求1~6任意一项所述的基于多通道ADC芯片的阵列数据同步方法所实现，其特征在于，包括外部信道模块、ADC中频采样芯片、超低抖动时钟产生器组、SOXO17AE100MDSH恒温晶振、FPGA、SL140-400-0.50-S-10-2连接器、电源电
8.根据权利要求7所述基于多通道ADC芯片的阵列数据同步系统，其特征在于，所述采样时钟的输入参考时钟是外部信道模块从射频插座输入并由单端转差分变压器变换而来，外部信道模块输出的中频信号与输入参考时钟同步。
9.根据权利要求7所述基于多通道ADC芯片的阵列数据同步系统，其特征在于，所述SOXO17AE100MDSH恒温晶振保证FPGA中的时钟管理单元产生FPGA系统时钟、ADC中频采样芯片的采样时钟、FPGA参考时钟的相位差恒定；
10.据权利要求7所述基于多通道ADC芯片的阵列数据同步系统，其特征在于，所述数据捕获模块和串并转换模块将数据进行数据解串、数据帧对准、字节侦测，转换成并行数据；
...【技术特征摘要】
1.基于多通道adc芯片的阵列数据同步方法，步骤为：
2.根据权利要求1所述的基于多通道adc芯片的阵列数据同步方法，其特征在于，所述步骤s1包括以下子步骤：
3.根据权利要求1所述的基于多通道adc芯片的阵列数据同步方法，其特征在于，所述步骤s2包括以下子步骤：
4.根据权利要求1所述的基于多通道adc芯片的阵列数据同步方法，其特征在于，所述步骤s3包括以下子步骤：
5.根据权利要求1所述的基于多通道adc芯片的阵列数据同步方法，其特征在于，在默认工作模式下，自适应同步控制单元缓存fifo的读、写都是使能。
6.根据权利要求1所述的基于多通道adc芯片的阵列数据同步方法，其特征在于，所述步骤s4包括以下子步骤：
7.基于多通道adc芯片的阵列数据同步系统，基于权利要求1~6任意一项所述的基于多通道adc芯片的阵列数据同步方法所实现，...
【专利技术属性】
技术研发人员：唐浩，彭岗，王璟，
申请(专利权)人：成都天奥信息科技有限公司，
类型：发明
国别省市：
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