【技术实现步骤摘要】
本专利技术涉及集成电路，特别涉及一种用于带隙基准状态判断的低压检测保护电路。
技术介绍
1、带隙基准电路被广泛应用于模拟和混合集成电路中作为基准电压的来源，其中一个重要应用是提供上电复位电路（por，power-on-reset）的比较参考电压。
2、在上电过程中随着电源电压的升高并达到一定值时，带隙基准电路将会稳定工作，而此时则会需要用到一种检测电路来判断带隙基准是否处于正常工作状态。为了使带隙基准电路能够在更低的电源电压环境下正常工作，通常会在带隙基准电路中利用到核心器件（core device）相较于输入输出器件（io device）更低的电压阈值特性，但是核心器件的弊端是无法承受过高的电压，因此在带隙基准状态判断的检测电路中使用到核心器件时需要加入额外的保护电路。
技术实现思路
1、本专利技术的目的在于提供一种用于带隙基准状态判断的低压检测保护电路，以解决
技术介绍
中的问题。
2、为解决上述技术问题，本专利技术提供了一种用于带隙基准状态判断的低压检测保护电路，包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管、第一nmos管、第二nmos管、晶体管和或门；
3、第一pmos管的源端和衬底均接电源电压vdd，第一pmos管的漏端接晶体管的发射极，晶体管的基极和集电极均接公共地vss；
4、第二pmos管的源端和衬底均接电源电压vdd，第二pmos管的漏端接第四pmos管的源端，第四p
5、第三pmos管的源端和衬底均接电源电压vdd，第三pmos管的漏端接第六pmos管的源端，第六pmos管的衬底接电源电压vdd，第六pmos管的栅端接晶体管的发射极，第六pmos管的漏端同时接第四pmos管的栅端、或门的第一输入端和第二nmos管的漏端；第二nmos管的源端和衬底均接公共地vss；或门的第二输入端接第一nmos管的漏端，或门的输出端输出判断节点bg_ok。
6、在一种实施方式中，所述第一pmos管的栅端、所述第二pmos管的栅端、所述第三pmos管的栅端均连接vbp；所述第一nmos管和所述第二nmos管的栅端均连接vbn；其中，vbp，vbn为由带隙基准产生的电流经过电流镜而形成的偏置控制电压，用于在相应支路产生一个固定的电流偏置。
7、在一种实施方式中，所述晶体管为与带隙基准相匹配的bjt器件。
8、本专利技术提供的一种用于带隙基准状态判断的低压检测保护电路，首先利用核心器件的低导通阈值电压实现带隙基准在较低电源电压条件下的正常工作及状态判断，而接下来当电源电压继续升高，再利用另一路耐压输入输出器件检测通路来再次维持对带隙基准状态的判断，并切断核心器件检测通路来达到对核心器件的保护，因而得以同时实现了低压检测和保护的效果。
本文档来自技高网...【技术保护点】
1.一种用于带隙基准状态判断的低压检测保护电路，其特征在于，包括第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一NMOS管、第二NMOS管、晶体管和或门；
2.如权利要求1所述的用于带隙基准状态判断的低压检测保护电路，其特征在于，所述第一PMOS管的栅端、所述第二PMOS管的栅端、所述第三PMOS管的栅端均连接VBP；所述第一NMOS管和所述第二NMOS管的栅端均连接VBN；其中，VBP，VBN为由带隙基准产生的电流经过电流镜而形成的偏置控制电压，用于在相应支路产生一个固定的电流偏置。
3.如权利要求1所述的用于带隙基准状态判断的低压检测保护电路，其特征在于，所述晶体管为与带隙基准相匹配的BJT器件。
【技术特征摘要】
1.一种用于带隙基准状态判断的低压检测保护电路，其特征在于，包括第一pmos管、第二pmos管、第三pmos管、第四pmos管、第五pmos管、第六pmos管、第一nmos管、第二nmos管、晶体管和或门；
2.如权利要求1所述的用于带隙基准状态判断的低压检测保护电路，其特征在于，所述第一pmos管的栅端、所述第二pmos管的栅...
【专利技术属性】
技术研发人员：吴光林，程剑平，
申请(专利权)人：上海芯炽科技集团有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。