【技术实现步骤摘要】
本申请案主张2023/10/04申请的美国正式申请案第18/480,567号的优先权及益处，所述美国正式申请案的内容以全文引用的方式并入本文中。本专利技术所揭示内容是关于一种半导体结构，尤其是关于一种包括由一改良式镶嵌方法制造的互连结构的半导体结构，该方法可减少化学机械抛光(chemical-mechanicalpolishing，cmp)制程的使用。
技术介绍
1、镶嵌制程(damascene processes)是用于制造铜互连结构的习知半导体制程。铜镶嵌制程提供一种形成耦合到通孔的导电迹线，且无需对铜进行蚀刻的解决方案。双镶嵌制程(dual damascene processes)允许透过单一铜沉积制程同时形成导电通孔和导电迹线。一般来说，所述这些镶嵌制程需要透过cmp制程使铜层的表面平坦。然而，cmp制程非常耗时并可能造成可靠度问题，且为了抛光金属而导入的浆料价格昂贵。因此，本领域亟需更符合成本效益及减少资源消耗的方法以形成互连结构和导电线路。
技术实现思路
1、本专利技术所揭示内容的一个态样揭示一种半导体结构。该半导体结构包括:一第n个金属层的一导电线路、一第一绝缘层、一介电层、一第二绝缘层、一互连基底、和一互连本体，其中n是等于或大于1的一整数。该第一绝缘层是在该导电线路上，且未覆盖该导电线路的一部位。该介电层是在该第一绝缘层上，且未覆盖该导电线路的该部位以及该第一绝缘层的一部位。该第二绝缘层是在该介电层上且未覆盖该导电线路的该部位。该互连基底是由该介电层、该第一绝缘层
2、本专利技术所揭示内容的另一态样，提供一种半导体结构制造方法。该方法包括接收在该晶圆的一表面处，具有一第n个金属层的一导电线路的一晶圆，其中n是等于或大于1的一整数；在该晶圆的该表面上形成一第一绝缘层且未覆盖该导电线路的一部位；在该第一绝缘层上形成一介电层(如使用低k值介电材料)；在该介电层和该第一绝缘层上形成一第二绝缘层，其中该第二绝缘层包含至少一基底区，其在该导电线路的该部位上面；以及在该基底区中形成一互连基底。在该基底区中形成该互连基底的该操作包括在该第二绝缘层上面形成一光阻层，其中该第二绝缘层的该基底区是未由该光阻层覆盖；在该光阻层、该第二绝缘层、和该导电线路上面形成至少一种导电材料，其中该导电线路上面的该导电材料的一上部表面，是与该第二绝缘层的一上部表面大体上共面；以及藉由去除该光阻层而去除该第二绝缘层上面的该导电材料，以藉由使用一剥离(lift-off)制程而形成该互连基底。再者，施加另一光微影(photolithography)制程，且为了在具有与无互连基底等不同的区域上面，形成该互连本体和所述这些导电迹线而再次施加剥离制程。该所提出改良式镶嵌方法的所述这些结果，是与该单一镶嵌方法类似。亦即，该互连基底以及该互连基底上面的所述这些导电线路，是可分别由两个剥离制程形成。因此，可减少cmp制程的该数量。
3、图式简单说明
4、对本专利技术所揭示内容进行更完整的理解可能是藉由参照当与所述这些图式有关考虑时的实施方式和诸权利要求而推导出，其中同样的参考号码指称整个所述这些图示中的类似元件。
5、图1显示依据本专利技术所揭示内容的一个实施例的半导体结构；
6、图2a至图2d是显示依据本专利技术所揭示内容的一个实施例，形成cmos晶体管等输入/输出端子的制程的剖面图；
7、图3是显示图1中半导体结构互连基底制造的剖面图；
8、图4a至图4b是显示依据一个实施例，互连基底制程的剖面图；
9、图5显示依据本专利技术所揭示内容的一个实施例，金属层的剖面图；
10、图6显示依据本专利技术所揭示内容的另一个实施例，金属层的剖面图；
11、图7显示依据本专利技术所揭示内容的另一个实施例，具可增加电流表面面积的金属层的剖面图；
12、图8显示依据本专利技术所揭示内容的另一个实施例，具可增加电流表面面积的金属层的剖面图；
13、图9显示依据本专利技术所揭示内容的另一个实施例，作为同轴电缆的金属层的剖面图；
14、图10显示依据本专利技术所揭示内容的另一个实施例，作为同轴电缆的金属层的俯视图；
15、图11显示依据本专利技术所揭示内容的另一个实施例，作为一对波导的金属层的剖面图；
16、图12显示依据本专利技术所揭示内容的另一个实施例，作为同轴电缆的该金属层的俯视图。
17、实施方式
18、下列说明内容伴随并入在本说明书中并构成其一部分的图式，且其例示所揭示内容的实施例，但所揭示内容是不限于所述这些实施例。此外，下列实施例是可适当整合，以使另一个实施例完整。
19、参照「一个实施例」(one embodiment)、「一实施例」(an embodiment)、「示例性实施例」(exemplary embodiment)、「其他实施例」(other embodiments)、「另一个实施例」(another embodiment)等指示如此所说明的所揭示内容的该(等)实施例可能包括一特定特征、结构、或特性，但并非每个实施例皆有必要包括该特定特征、结构、或特性。又，重复使用该片语「在该实施例中」(in the embodiment)不必指称相同实施例(尽管可能)。
20、为了使得本专利技术所揭示内容完全可理解，详细步骤和结构是在下列说明内容中提供。显然，本专利技术所揭示内容的实作，并未限制熟习此领域技术者所已知的特殊细节。此外，已知结构和步骤是未详细说明，以便不必限制本专利技术所揭示内容。本专利技术所揭示内容的较佳实施例是将在以下详细说明。然而，除了实施方式之外，本专利技术所揭示内容可能也是在其他实施例中广泛实行。本专利技术所揭示内容的范畴是不限于实施方式，而是由诸权利要求定义。
21、本专利技术所揭示内容的所述这些实施例，提供用于制造半导体结构的方法，以及其所述这些半导体结构。用于制造所述这些半导体结构的所述这些方法包括改良式版本的镶嵌制程，其是能够藉由分别利用一个或一个以上的剥离制程，而同时在前段制程(front-end-of-line，feol)中形成导电端子(conductive terminals)，并在后段制程(back-end-of-line，beol)中形成导电线路，以便减少cmp制程的使用。因此，可节省cmp制程所需的大量的资源和时间。再者，由本专利技术所揭示内容的实施例提供的半导体结构是适用于高频信号传输，并甚至是可应用于形成单片微波集成电路(monolithic microwave integratedcircuit，mmic)或3d mmic。
22、图1显示依据本专利技术所揭示内容的一个实施例的半导体结构100。半导体结构100包括一晶圆102；一导电线路104，其形成在晶圆102中；一层间介电层110；一互连基底122，其本文档来自技高网...
【技术保护点】
1.一种半导体结构，其特征在于，包含：
2.如权利要求1的半导体结构，其中该第一介电层的一介电常数是小于该第一绝缘层和该第二绝缘层的介电常数。
3.如权利要求1的半导体结构，其中该互连基底包含：
4.如权利要求1的半导体结构，更包含：
5.如权利要求4的半导体结构，更包含：
6.如权利要求4的半导体结构，更包含一第二导电迹线，其与该第一导电迹线相邻，该第一导电迹线是配置成传输一高频信号，该第二导电迹线是耦合到一接地，且该第一导电迹线是透过一第二介电层与该第二导电迹线分隔。
7.如权利要求6的半导体结构，其中该第二导电迹线围绕该第一导电迹线。
8.如权利要求7的半导体结构，更包含一第三导电迹线，其配置成与该第一导电迹线一起传输该高频信号，该第二导电迹线围绕该第一导电迹线和该第三导电迹线，且该第一导电迹线是透过该第二介电层与该第三导电迹线分隔。
9.如权利要求6的半导体结构，更包含一第四导电迹线，其耦合到该接地，该第一导电迹线是布置在该第二导电迹线与该第四导电迹线之间，且该第一导电迹线是由
10.如权利要求9的半导体结构，更包含一第五导电迹线，其配置成与该第一导电迹线一起传输该高频信号，且该第一导电迹线和该第五导电迹线是布置在该第二导电迹线与该第四导电迹线之间。
11.如权利要求4的半导体结构，其中该互连本体的一厚度是与该第一导电迹线的一厚度不同。
12.如权利要求1的半导体结构，更包含一第二介电层，其配置成将该互连本体与该第二绝缘层上面的一导电迹线隔离，其中该互连本体包含：
13.如权利要求12的半导体结构，其中该至少一个导电层包含铜、钴、和钌的至少一种金属材料。
14.如权利要求1的半导体结构，其中一多层3D单片微波集成电路(Monolithicmicrowave integrated circuit，MMIC)是形成在该半导体结构内，且该多层3D MMIC包含该互连基底。
15.如权利要求1的半导体结构，其中该互连基底是一波导、一带通滤波器、一带阻滤波器、一π型阻抗匹配滤波器、或一T型阻抗匹配滤波器的一部分。
16.一种半导体结构制造方法，其特征在于，包含：
17.如权利要求16的方法，其中该第一介电层的一介电常数是小于该第一绝缘层和该第二绝缘层的介电常数。
18.如权利要求16的方法，其中在该光阻层、该第二绝缘层、和该导电线路上面形成至少一种导电材料的该操作包含：
19.如权利要求18的方法，其中在该铜磷合金层上镀覆该铜层的该操作包含：
20.如权利要求16的方法，更包含：
21.如权利要求20的方法，更包含：
22.如权利要求20的方法，更包含形成一第(N+1)个金属层包含多个导电迹线和多个互连本体，其共具有q种不同厚度，其中：
23.如权利要求16的方法，其中该半导体结构更包含复数互连基底，其具有p种不同厚度，p是大于1的一整数，且所述这些互连基底是由p个金属镀覆制程和p个不同剥离制程，从具有一最小厚度的互连基底至具有一最大厚度的互连基底依序形成。
24.如权利要求16的方法，其中所述这些导电线路包含晶体管的输入/输出电极，其形成在该晶圆中，且该方法更包含形成所述这些输入/输出电极，包含：
25.如权利要求16的方法，其中该半导体结构更包含复数电极，其具有r种不同厚度，r是大于1的一整数，且所述这些电极是由r个金属镀覆制程和r个剥离制程，从具有一最小厚度的电极至具有一最大厚度的电极依序形成。
...【技术特征摘要】
1.一种半导体结构，其特征在于，包含：
2.如权利要求1的半导体结构，其中该第一介电层的一介电常数是小于该第一绝缘层和该第二绝缘层的介电常数。
3.如权利要求1的半导体结构，其中该互连基底包含：
4.如权利要求1的半导体结构，更包含：
5.如权利要求4的半导体结构，更包含：
6.如权利要求4的半导体结构，更包含一第二导电迹线，其与该第一导电迹线相邻，该第一导电迹线是配置成传输一高频信号，该第二导电迹线是耦合到一接地，且该第一导电迹线是透过一第二介电层与该第二导电迹线分隔。
7.如权利要求6的半导体结构，其中该第二导电迹线围绕该第一导电迹线。
8.如权利要求7的半导体结构，更包含一第三导电迹线，其配置成与该第一导电迹线一起传输该高频信号，该第二导电迹线围绕该第一导电迹线和该第三导电迹线，且该第一导电迹线是透过该第二介电层与该第三导电迹线分隔。
9.如权利要求6的半导体结构，更包含一第四导电迹线，其耦合到该接地，该第一导电迹线是布置在该第二导电迹线与该第四导电迹线之间，且该第一导电迹线是由该第二介电层与该第四导电迹线分隔。
10.如权利要求9的半导体结构，更包含一第五导电迹线，其配置成与该第一导电迹线一起传输该高频信号，且该第一导电迹线和该第五导电迹线是布置在该第二导电迹线与该第四导电迹线之间。
11.如权利要求4的半导体结构，其中该互连本体的一厚度是与该第一导电迹线的一厚度不同。
12.如权利要求1的半导体结构，更包含一第二介电层，其配置成将该互连本体与该第二绝缘层上面的一导电迹线隔离，其中该互连本体包含：
13.如权利要求12的半导体结构，其中该至少一个导电层包含铜、钴、和钌的至少一种金属材料。
14.如权...
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