【技术实现步骤摘要】
本公开涉及集成电路，具体而言，涉及一种存储器系统。
技术介绍
1、高带宽存储器(hbm，high band width memory)是新兴的存储技术，通过将存储阵列设置在核心芯片上，将核心芯片设置在基础芯片上，将基础芯片和设置有存储器控制器的系统芯片通过通讯基板进行连接，可以实现对存储器容量的扩展。
2、随着高带宽存储器的应用，数据在存储器控制器(系统端控制器)和存储器之间的传输路径被极大延长。当系统端控制器和核心芯片之间传输路径较长、存在噪声干扰和技术缺陷等情况，容易导致传输的数据出现错误，当错误规模超出系统端的解码纠错模块(system ecc)的纠错能力和核心芯片上的解码纠错模块(on-die ecc)的纠错能力时，即使系统端的解码纠错模块能够检测到错误并作出相应处理，也会影响数据传输的速度，导致芯片的ras(reliability/availability/serviceability，可靠性、可用性、服务性)特性无法得到保障，性能降低。
3、需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
技术实现思路
1、本公开的目的在于提供一种存储器系统，用于解决高带宽存储器应用过程中由于数据传输路径延长导致的数据错误规模增大、数据传输速度降低的问题。
2、根据本公开的第一方面，提供一种存储器系统，包括：控制器，所述控制器包括第一编解码器，所述第一编解码器用于对
3、在本公开的一种示例性实施例中，所述第一传输数据包括所述原始数据和第一传输校验码，所述第二传输数据包括所述原始数据和第二传输校验码。
4、在本公开的一种示例性实施例中，所述第二编解码器包括：
5、第一传输解码器，与所述控制器连接，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错，获得所述原始数据；
6、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器解码获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片。
7、在本公开的一种示例性实施例中，所述核心芯片包括：
8、片上符号纠错编码器，连接所述第二编解码器，用于接收所述第三传输数据，根据所述第三传输数据生成存储校验码，并将所述存储校验码发送至存储阵列；
9、存储阵列，连接所述片上符号纠错编码器，用于存储所述第三传输数据和所述存储校验码；
10、其中，由核心芯片发送至所述第二编解码器的所述第四传输数据包括所述第三传输数据和所述存储校验码。
11、在本公开的一种示例性实施例中，所述第二编解码器还包括：
12、片上符号纠错解码器，连接所述核心芯片和所述控制器，用于接收所述第四传输数据，根据所述存储校验码对所述第四传输数据解码纠错获取所述原始数据和所述第三传输校验码，将所述第二传输校验码设置为所述第三传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，将所述第二传输数据发送至所述控制器。
13、在本公开的一种示例性实施例中，所述片上符号纠错编码器设置在每个所述核心芯片上。
14、在本公开的一种示例性实施例中，所述第二编解码器包括：
15、第一传输解码器，与所述控制器连接，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错以获得所述原始数据；
16、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器解码纠错获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片；
17、第二传输解码器，连接所述核心芯片，用于接收所述第四传输数据，对所述第四传输数据进行解码纠错以获得所述原始数据；
18、第二传输编码器，连接所述第二传输解码器和所述控制器，用于根据所述第二传输解码器解码纠错获得的所述原始数据生成所述第二传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，将所述第二传输数据发送至所述控制器；
19、其中，所述第四传输数据包括所述原始数据和第三传输校验码。
20、在本公开的一种示例性实施例中，所述第二编解码器包括：
21、第一传输解码器，连接所述控制器和所述核心芯片，用于接收所述第一传输数据，对所述第一传输数据进行解码纠错以获得所述原始数据，以及接收所述第四传输数据，对所述第四传输数据进行解码纠错以获得所述原始数据；
22、第一传输编码器，连接所述第一传输解码器和所述核心芯片，用于根据所述第一传输解码器对所述第一传输数据解码纠错获得的所述原始数据生成所述第三传输校验码，根据所述原始数据和所述第三传输校验码生成所述第三传输数据，并将所述第三传输数据传输至所述核心芯片，以及，根据所述第一传输解码器对所述第四传输数据解码纠错获得的所述原始数据生成所述第二传输校验码，根据所述原始数据和所述第二传输校验码生成所述第二传输数据，并将所述第二传输数据发送至所述控制器；
23、其中，所述第四传输数据包括所述原始数据和所述第三传输校验码。
24、在本公开的一种示例性实施例中，所述核心芯片包括：
25、片上符号纠错编码器，连接所述第二编解码器，用于接收所述第三传输数据，根据所述第三传输数据生成存储校验码，将所述存储校验码和所述第三传输数据发送至所述存储阵列；
26、存储阵列，连接所述片上符号纠错编码器和片上符号纠错解码器，用于存储所述第三传输数据和所述存储校验码，以及读出所述第三传输数据和所述存储校验码；
27、片上符号纠错解码器，连接所述存储阵列，用于将接收的所述第三传输数据和所述存储校验码作为所述第五传输数据，并根据所述存储校验码对所述第五传输数据解码纠错以获得所述第三传输数据，将所述第三传输数据作为所述第四传输数据发送至所述第二编解码器。
28、在本公开的一种示例性实施例中，所述片上符号纠错编码器和所述片上符号纠错解码器均设置在每个所述核心芯片上。
29、在本公开的一种示例性实施例中，所述第二编解码器包括：
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【技术保护点】
1.一种存储器系统，其特征在于，包括：
2.如权利要求1所述的存储器系统，其特征在于，所述第一传输数据包括所述原始数据和第一传输校验码，所述第二传输数据包括所述原始数据和第二传输校验码。
3.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
4.如权利要求3所述的存储器系统，其特征在于，所述核心芯片包括：
5.如权利要求4所述的存储器系统，其特征在于，所述第二编解码器还包括：
6.如权利要求4所述的存储器系统，其特征在于，所述片上符号纠错编码器设置在每个所述核心芯片上。
7.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
8.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
9.如权利要求7或8所述的存储器系统，其特征在于，所述核心芯片包括：
10.如权利要求9所述的存储器系统，其特征在于，所述片上符号纠错编码器和所述片上符号纠错解码器均设置在每个所述核心芯片上。
11.如权利要求2所述的存储器系统，其特征在于，
12.如权利要求11所述的存储器系统，其特征在于，所述核心芯片包括：
13.如权利要求3、7、8、11任一项所述的存储器系统，其特征在于，所述第一传输解码器在检测到所述第一传输数据存在符合第一预设条件的错误时，对所述控制器输出第一告警信息。
14.如权利要求5、9、11任一项所述的存储器系统，其特征在于，所述片上符号纠错解码器在基于所述存储校验码检测到符合第二预设条件的错误时，对所述控制器输出第二告警信息。
15.如权利要求7所述的存储器系统，其特征在于，所述第二传输解码器在检测到所述第四传输数据存在符合第一预设条件的错误时，对所述控制器输出第三告警信息。
16.如权利要求8所述的存储器系统，其特征在于，所述第一传输解码器在检测到所述第四传输数据存在符合第一预设条件的错误时，对所述控制器输出第三告警信息。
17.如权利要求1所述的存储器系统，其特征在于，还包括系统芯片和通讯基板，所述系统芯片和所述基础芯片均设置在所述通讯基板上且通过所述通讯基板实现电连接，所述控制器设置于系统芯片上。
18.如权利要求1所述的存储器系统，其特征在于，所述存储器装置为高带宽存储器装置。
...【技术特征摘要】
1.一种存储器系统，其特征在于，包括：
2.如权利要求1所述的存储器系统，其特征在于，所述第一传输数据包括所述原始数据和第一传输校验码，所述第二传输数据包括所述原始数据和第二传输校验码。
3.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
4.如权利要求3所述的存储器系统，其特征在于，所述核心芯片包括：
5.如权利要求4所述的存储器系统，其特征在于，所述第二编解码器还包括：
6.如权利要求4所述的存储器系统，其特征在于，所述片上符号纠错编码器设置在每个所述核心芯片上。
7.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
8.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
9.如权利要求7或8所述的存储器系统，其特征在于，所述核心芯片包括：
10.如权利要求9所述的存储器系统，其特征在于，所述片上符号纠错编码器和所述片上符号纠错解码器均设置在每个所述核心芯片上。
11.如权利要求2所述的存储器系统，其特征在于，所述第二编解码器包括：
12.如权利...
【专利技术属性】
技术研发人员：吴润锦，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：
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