【技术实现步骤摘要】
本专利技术涉及通信，具体涉及一种多路插值滤波器及其设计方法。
技术介绍
1、为了满足智能手机功能日益提高的数据需求，现代数字移动通信选通的基础设施必须支持更宽的带宽和更快的数据转换，以实现高速数据速率，在转换器系统中集成数字下变频(digital down converter，ddc)和数字上变频(digital up conversion，duc)通道已经成为了一种趋势。高速数模转换器/高速模数转换器是现代无线基站系统的关键功能之一，越来越多的此类器件集成了复杂的数字信号处理模块，这对于简化系统设计十分有益。在现代数字移动通信系统中，发射和接收路径可以根据信号特性分为三个主要电路级：射频级、模拟中频和数字中频级。在发射和接收链路中，需要高采样速率以避免信号混叠并简化模拟滤波器，通过降低接口上的数据速率，达到降低功耗、减小成本和基带处理器中的高速逻辑。在发射通道的前半段，即靠近基带处理器的那一端，数据采样率较低，多路插值滤波器的电路面积较大，且在需要的路数越多时，需要的电路面积更大。
2、因此，如何提供一种既能保证插值滤波器的滤波效果又节约插值滤波器的硬件资源，是目前亟需解决的技术问题。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术提供一种多路插值滤波器及滤波方法，以解决上述技术问题。
2、为达到上述目的及其他相关目的，本申请提供的技术方案如下。
3、根据本申请实施例的一个方面，提供了一种多路插值滤波器，包括：
4、数据滤
5、选择输出模块，接第二时钟信号、多个所述滤波数据及第二控制信号，在所述第二控制信号的控制下，对多个所述滤波数据进行选择输出，得到目标滤波数据，并在所述第二时钟信号的触发下，对所述目标滤波数据进行触发输出。
6、可选地，所述数据滤波模块包括延迟单元、切换选择单元和所述逻辑运算单元，所述延迟单元接所述数据信号、所述第一时钟信号，在所述第一时钟信号的触发下，对所述数据信号进行多次级联延时处理，得到多个所述延时信号；所述切换选择单元接所述数据信号与多个所述延时信号，在所述第一控制信号的控制下，对所述数据信号与多个所述延时信号进行选择输出，得到多个目标计算信号；所述逻辑运算单元接多个所述目标计算信号，对多个所述目标计算信号进行逻辑运算，得到多个所述滤波数据。
7、可选地，所述延迟单元包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器，所述第一寄存器的输出端接所述第二寄存器的输入端，所述第一寄存器的输出端对外输出第一延时信号，所述第二寄存器的输出端接所述第三寄存器的输入端，所述第二寄存器的输出端对外输出第二延时信号，所述第三寄存器的输出端接所述第四寄存器的输入端，所述第三寄存器的输出端对外输出第三延时信号，所述第四寄存器的输出端接所述第五寄存器的输入端，所述第四寄存器的输出端对外输出第四延时信号，所述第五寄存器的输出端接所述第六寄存器的输入端，所述第五寄存器的输出端对外输出第五延时信号，所述第六寄存器的输出端接所述第七寄存器的输入端，所述第六寄存器的输出端对外输出第六延时信号，所述第七寄存器的输出端接所述第八寄存器的输入端，所述第七寄存器的输出端对外输出第七延时信号，所述第八寄存器的输出端接所述第九寄存器的输入端，所述第八寄存器的输出端对外输出第八延时信号，所述第九寄存器的输出端对外输出第九延时信号，所述第一寄存器的时钟输入端、所述第二寄存器的时钟输入端、所述第三寄存器的时钟输入端、第四寄存器的时钟输入端、所述第五寄存器的时钟输入端、所述第六寄存器的时钟输入端、第七寄存器的时钟输入端、所述第八寄存器的时钟输入端及所述第九寄存器的时钟输入端接所述第一时钟信号，所述第一寄存器的输入端接所述数据信号。
8、可选地，所述切换选择单元包括第一二选一选择器、第二二选一选择器、第三二选一选择器、第四二选一选择器、第五二选一选择器、第六二选一选择器、第七二选一选择器、第八二选一选择器、第九二选一选择器及第十二选一选择器，所述第一二选一选择器的第一输入端接所述第九延时信号，所述第一二选一选择器的第二输入端接所述数据信号，所述第二二选一选择器的第一输入端接所述数据信号，所述第二二选一选择器的第二输入端接所述第九延时信号，所述第三二选一选择器的第一输入端接所述第八延时信号，所述第三二选一选择器的第二输入端接所述第一延时信号，所述第四二选一选择器的第一输入端接所述第一延时信号，所述第四二选一选择器的第二输入端接所述第八延时信号，所述第五二选一选择器的第一输入端接所述第七延时信号，所述第五二选一选择器的第二输入端接所述第二延时信号，所述第六二选一选择器的第一输入端接所述第二延时信号，所述第六二选一选择器的第二输入端接所述第七延时信号，所述第七二选一选择器的第一输入端接所述第六延时信号，所述第七二选一选择器的第二输入端接所述第三延时信号，所述第八二选一选择器的第一输入端接所述第三延时信号，所述第八二选一选择器的第二输入端接所述第六延时信号，所述第九二选一选择器的第一输入端接所述第五延时信号，所述第九二选一选择器的第二输入端接所述第四延时信号，所述第十二选一选择器的第一输入端接所述第四延时信号，所述第十二选一选择器的第二输入端接所述第五延时信号，第一二选一选择器的控制端、第二二选一选择器的控制端、第三二选一选择器的控制端、第四二选一选择器的控制端、第五二选一选择器的控制端、第六二选一选择器的控制端、第七二选一选择器的控制端、第八二选一选择器的控制端、第九二选一选择器的控制端及第十二选一选择器的控制端接第一控制信号。
9、可选地，所述逻辑运算单元包括第一乘法器、第二乘法器、第三乘法器、第四乘法器、第五乘法器、第六乘法器、第七乘法器、第八乘法器、第九乘法器、第十乘法器、第十一乘法器及第一加法器，所述第一乘法器的输入端接所述第一二选一选择器的输出端，所述第一乘法器的输出端接所述第一加法器的第一输入端，所述第二乘法器的输入端接所述第二二选一选择器的输出端，所述第二乘法器的输出端接所述第一加法器的第二输入端，所述第三乘法器的输入端接所述第三二选一选择器的输出端，所述第三乘法器的输出端接所述第一加法器的第三输入端，所述第四乘法器的输入端接所述第四二选一选择器的输出端，所述第四乘法器的输出端接所述第一加法器的第四输入端，所述第五乘法器的输入端接所述第五二选一选择器的输出端，所述第五乘法器的输出端接所述第一加法器的第五输入端，所述第六乘法器的输入端接所述第六二选一选择器的输出端，所述第六乘法器的输出端接所述第一加法器的第六输入端，所述第七乘法器的输入端接所述第七二选一选择器的输出端，所述第七乘法器的输出本文档来自技高网...
【技术保护点】
1.一种多路插值滤波器，其特征在于，包括：
2.如权利要求1所述的多路插值滤波器，其特征在于，所述数据滤波模块包括延迟单元、切换选择单元和所述逻辑运算单元，所述延迟单元接所述数据信号、所述第一时钟信号，在所述第一时钟信号的触发下，对所述数据信号进行多次级联延时处理，得到多个所述延时信号；所述切换选择单元接所述数据信号与多个所述延时信号，在所述第一控制信号的控制下，对所述数据信号与多个所述延时信号进行选择输出，得到多个目标计算信号；所述逻辑运算单元接多个所述目标计算信号，对多个所述目标计算信号进行逻辑运算，得到多个所述滤波数据。
3.如权利要求2所述的多路插值滤波器，其特征在于，所述延迟单元包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器，所述第一寄存器的输出端接所述第二寄存器的输入端，所述第一寄存器的输出端对外输出第一延时信号，所述第二寄存器的输出端接所述第三寄存器的输入端，所述第二寄存器的输出端对外输出第二延时信号，所述第三寄存器的输出端接所述第四寄存器的输入端，所述第三寄存器的输出端对外输出
4.如权利要求3所述的多路插值滤波器，其特征在于，所述切换选择单元包括第一二选一选择器、第二二选一选择器、第三二选一选择器、第四二选一选择器、第五二选一选择器、第六二选一选择器、第七二选一选择器、第八二选一选择器、第九二选一选择器及第十二选一选择器，所述第一二选一选择器的第一输入端接所述第九延时信号，所述第一二选一选择器的第二输入端接所述数据信号，所述第二二选一选择器的第一输入端接所述数据信号，所述第二二选一选择器的第二输入端接所述第九延时信号，所述第三二选一选择器的第一输入端接所述第八延时信号，所述第三二选一选择器的第二输入端接所述第一延时信号，所述第四二选一选择器的第一输入端接所述第一延时信号，所述第四二选一选择器的第二输入端接所述第八延时信号，所述第五二选一选择器的第一输入端接所述第七延时信号，所述第五二选一选择器的第二输入端接所述第二延时信号，所述第六二选一选择器的第一输入端接所述第二延时信号，所述第六二选一选择器的第二输入端接所述第七延时信号，所述第七二选一选择器的第一输入端接所述第六延时信号，所述第七二选一选择器的第二输入端接所述第三延时信号，所述第八二选一选择器的第一输入端接所述第三延时信号，所述第八二选一选择器的第二输入端接所述第六延时信号，所述第九二选一选择器的第一输入端接所述第五延时信号，所述第九二选一选择器的第二输入端接所述第四延时信号，所述第十二选一选择器的第一输入端接所述第四延时信号，所述第十二选一选择器的第二输入端接所述第五延时信号，第一二选一选择器的控制端、第二二选一选择器的控制端、第三二选一选择器的控制端、第四二选一选择器的控制端、第五二选一选择器的控制端、第六二选一选择器的控制端、第七二选一选择器的控制端、第八二选一选择器的控制端、第九二选一选择器的控制端及第十二选一选择器的控制端接第一控制信号。
5.如权利要求4所述的多路插值滤波器，其特征在于，所述逻辑运算单元包括第一乘法器、第二乘法器、第三乘法器、第四乘法器、第五乘法器、第六乘法器、第七乘法器、第八乘法器、第九乘法器、第十乘法器、第十一乘法器及第一加法器，所述第一乘法器的输入端接所述第一二选一选择器的输出端，所述第一乘法器的输出端接所述第一加法器的第一输入端，所述第二乘法器的输入端接所述第二二选一选择器的输出端，所述第二乘法器的输出端接所述第一加法器的第二输入端，所述第三乘法器的输入端接所述第三二选一选择器的输出端，所述第三乘法器的输出端接所述第一加法器的第三输入端，所述第四乘法器的输入端接所述第四二选一选择器的输出端，所述第四乘...
【技术特征摘要】
1.一种多路插值滤波器，其特征在于，包括：
2.如权利要求1所述的多路插值滤波器，其特征在于，所述数据滤波模块包括延迟单元、切换选择单元和所述逻辑运算单元，所述延迟单元接所述数据信号、所述第一时钟信号，在所述第一时钟信号的触发下，对所述数据信号进行多次级联延时处理，得到多个所述延时信号；所述切换选择单元接所述数据信号与多个所述延时信号，在所述第一控制信号的控制下，对所述数据信号与多个所述延时信号进行选择输出，得到多个目标计算信号；所述逻辑运算单元接多个所述目标计算信号，对多个所述目标计算信号进行逻辑运算，得到多个所述滤波数据。
3.如权利要求2所述的多路插值滤波器，其特征在于，所述延迟单元包括第一寄存器、第二寄存器、第三寄存器、第四寄存器、第五寄存器、第六寄存器、第七寄存器、第八寄存器、第九寄存器，所述第一寄存器的输出端接所述第二寄存器的输入端，所述第一寄存器的输出端对外输出第一延时信号，所述第二寄存器的输出端接所述第三寄存器的输入端，所述第二寄存器的输出端对外输出第二延时信号，所述第三寄存器的输出端接所述第四寄存器的输入端，所述第三寄存器的输出端对外输出第三延时信号，所述第四寄存器的输出端接所述第五寄存器的输入端，所述第四寄存器的输出端对外输出第四延时信号，所述第五寄存器的输出端接所述第六寄存器的输入端，所述第五寄存器的输出端对外输出第五延时信号，所述第六寄存器的输出端接所述第七寄存器的输入端，所述第六寄存器的输出端对外输出第六延时信号，所述第七寄存器的输出端接所述第八寄存器的输入端，所述第七寄存器的输出端对外输出第七延时信号，所述第八寄存器的输出端接所述第九寄存器的输入端，所述第八寄存器的输出端对外输出第八延时信号，所述第九寄存器的输出端对外输出第九延时信号，所述第一寄存器的时钟输入端、所述第二寄存器的时钟输入端、所述第三寄存器的时钟输入端、第四寄存器的时钟输入端、所述第五寄存器的时钟输入端、所述第六寄存器的时钟输入端、第七寄存器的时钟输入端、所述第八寄存器的时钟输入端及所述第九寄存器的时钟输入端接所述第一时钟信号，所述第一寄存器的输入端接所述数据信号。
4.如权利要求3所述的多路插值滤波器，其特征在于，所述切换选择单元包括第一二选一选择器、第二二选一选择器、第三二选一选择器、第四二选一选择器、第五二选一选择器、第六二选一选择器、第七二选一选择器、第八二选一选择器、第九二选一选择器及第十二选一选择器，所述第一二选一选择器的第一输入端接所述第九延时信号，所述第一二选一选择器的第二输入端接所述数据信号，所述第二二选一选择器的第一输入端接所述数据信号，所述第二二选一选择器的第二输入端接所述第九延时信号，所述第三二选一选择器的第一输入端接所述第八延时信号，所述第三二选一选择器的第二输入端接所述第一延时信号，所述第四二选一选择器的第一输入端接所述第一延时信号，所述第四二选一选择器的第二输入端接所述第八延时信号，所述第五二选一选择器的第一输入端接所述第七延时信号，所述第五二选一选择器的第二输入端接所述第二延时信号，所述第六二选一选择器的第一输入端接所述第二延时信号，所述第六二选一选择器的第二输入端接所述第七延时信号，所述第七二选一选择器的第一输入端接所述第六延时信号，所述第七二选一选择器的第二输入端接所述第三延时信号，所述第八二选一选择器的第一输入端接所述第三延时信号，所述第八二选一选择器的第二输入端接所述第六延时信号，所述第九二选一选择器的第一输入端接所述第五延时信号，所述第九二选一选择器的第二输入端接所述第四延时信号，所述第十二选一选择器的第一输入端接所述第四延时信号，所述第十二选一选择器的第二输入端接所述第五延时信号，第一二选一选择器的控制端、第二二选一选择器的控制端、第三二选一选择器的控制端、第四二选一选择器的控制端、第五二选一选择器的控制端、第六二选一选择器的控制端、第七二选一选择器的控制端、第八二选一选择器的控制端、第九二选一选择器的控制端及第十二选一选择器的控制端接第一控制信号。
5.如权利要求4所述的多路插值滤波器，其特征在于，所述逻辑运算单元包括第一乘法器、第二乘法器、第三乘法器、第四乘法器、第五乘法器、第六乘法器、第七乘法器、第八乘法器、第九乘法器、第十乘法器、第十一乘法器及第一加法器，所述第一乘法器的输入端接所述第一二选一选择器的输出端，所述第一乘法器的输出端接所述第一加法器的第一输入端，所述第二乘法器的输入端接所述第二二选一选择器的输出端，所述第二乘法器的输出端接所述第一加法器的第二输入端，所述第三乘法器的输入端接所述第三二选一选择器的输出端，所述第三乘法器的输出端接所述第一加法器的第三输入端，所述第四乘法器的输入端接所述第四二选一选择器的输出端，所述第四乘法器的输出端接所述第一加法器的第四输入端，所述第五乘法器的输入端接所述第五二选一选择器的输出端，所述第五乘法器的输出端接所述第一加法器的第五输入端，所述第六乘法器的输入端接所述第六二选一选择器的输出端，所述第六乘法器的输出端接所述第一加法器的第六输入端，所述第七乘法器的输入端接所述第七二选一选择器的输出端，所述第七乘法器的输出端接所述第一加法器的第七输入端，所述第八乘法器的输入端接所述第八二选一选择器的输出端，所述第八乘法器的输出端接所述第一加法器的第八输入端，所述第九乘法器的输入端接所述第九二选一选择器的输出端，所述第九乘法器的输出端接所述第一加法器的第九输入端，所述第十乘法器的输入端接所述第十二选一选择器的输出端，所述第十乘法器的输出端接所述第一加法器的第十输入端，所述第十一乘法器的输入端接所述第四延时信号，所述逻辑运算单元对外输出三个所述滤波数据。
6.如权利要求2所述的多路插值滤波器，其特征在于，所述延迟单元包括第十寄存器、第十一寄存器、第十二寄存器、第...
【专利技术属性】
技术研发人员：王桐，付东兵，王健安，宛强，徐洋洋，
申请(专利权)人：重庆吉芯科技有限公司，
类型：发明
国别省市：
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