【技术实现步骤摘要】
本文公开了串联行解码器的各种实施方案。串联行解码器的每个实施方案包括字线解码器和交叉耦合到字线解码器的控制栅极解码器。当未启用串联行解码器时，串联行解码器在字线或控制栅极线上表现出不显著的泄漏电流或没有泄漏电流。
技术介绍
1、人工神经网络模拟生物神经网络(动物的中枢神经系统，特别是大脑)，并且用于估计或近似可取决于大量输入并且通常未知的函数。人工神经网络通常包括互相交换消息的互连″神经元″层。
2、图1示出了人工神经网络，其中圆圈表示神经元的输入或层。连接部(称为突触)用箭头表示，并且具有可以根据经验进行调整的数值权重。这使得神经网络适应于输入并且能够学习。通常，神经网络包括多个输入的层。通常存在神经元的一个或多个中间层，以及提供神经网络的输出的神经元的输出层。处于每一级别的神经元分别地或共同地根据从突触所接收的数据作出决定。
3、在开发用于高性能信息处理的人工神经网络方面的主要挑战中的一个挑战是缺乏足够的硬件技术。实际上，实际神经网络依赖于大量的突触，从而实现神经元之间的高连通性，即非常高的计算并行性。原则上，此类复杂性可通过数字超级计算机或专用图形处理单元集群来实现。然而，相比于生物网络，这些方法除了高成本之外，能量效率也很普通，生物网络主要由于其执行低精度的模拟计算而消耗更少的能量。cmos模拟电路已被用于人工神经网络，但由于需要大量神经元和突触，大多数cmos实现的突触都过于庞大。
4、申请人先前在美国专利申请第15/594,439号(公开为美国专利公布第2017/0337466号)
5、非易失性存储器单元
6、数字非易失性存储器是众所周知的。例如，美国专利5,029,130(″130专利″)，其以引用方式并入本文，公开了分裂栅非易失性存储器单元的阵列，它是一种闪存存储器单元。此类存储器单元210在图2中示出。每个存储器单元210包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。字线端子22(其通常被耦合到字线)具有设置在沟道区18的第二部分上方并且与该沟道区的第二部分绝缘(并且控制其电导率)的第一部分，以及向上延伸并且位于浮栅20上方的第二部分。浮栅20和字线端子22通过栅极氧化物与衬底12绝缘。位线端子24耦合到漏极区16。
7、通过将高的正电压置于字线端子22上来对存储器单元210进行擦除(其中电子从浮栅去除)，这导致浮栅20上的电子经由福勒-诺德海姆隧穿从浮栅20到字线端子22隧穿通过中间绝缘体。
8、通过将正的电压置于字线端子22上以及将正的电压置于源极区14上来编程存储器单元210(其中电子被置于浮栅上)。电子电流将从源极区14(源极线端子)流向漏极区16。当电子到达字线端子22和浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过栅极氧化物被注入到浮栅20上。
9、通过将正的读取电压置于漏极区16和字线端子22(其接通沟道区18的在字线端子下方的部分)上来读取存储器单元210。如果浮栅20带正电(即，电子被擦除)，则沟道区18的在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或″1″状态。如果浮栅20带负电(即，通过电子进行了编程)，则沟道区的在浮栅20下方的部分被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或″0″状态。
10、表1示出可施加到存储器单元110的端子用于执行读取操作、擦除操作和编程操作的典型电压范围：
11、表1：图2的闪存存储器单元210的操作
12、
13、
14、″读取1″是其中单元电流在位线上输出的读取模式。″读取2″是其中单元电流在源极线端子上输出的读取模式。
15、图3示出了存储器单元310，其与图2的存储器单元210类似，但增加了控制栅(cg)端子28。控制栅端子28在编程中被偏置在高电压处(例如，10v)，在擦除中被偏置在低电压或负电压处(例如，0v/-8v)，在读取中被偏置在低电压或中等电压处(例如，0v/2.5v)。其他端子类似于图2那样偏置。
16、图4示出了四栅极存储器单元410，其包括源极区14、漏极区16、在沟道区18的第一部分上方的浮栅20、在沟道区18的第二部分上方的选择栅22(通常耦合到字线wl)、在浮栅20上方的控制栅28、以及在源极区14上方的擦除栅30。这种配置在美国专利6,747,310中有所描述，该专利以引用方式并入本文以用于所有目的。这里，除了浮栅20之外，所有的栅极均为非浮栅，这意味着它们电连接到或能够电连接到电压源。编程由来自沟道区18的将自身注入到浮栅20的加热的电子执行。擦除通过从浮栅20隧穿到擦除栅30的电子来执行。
17、表2示出可施加到存储器单元310的端子用于执行读取操作、擦除操作和编程操作的典型电压范围：
18、表2：图4的闪存存储器单元410的操作
19、
20、
21、″读取1″是其中单元电流在位线上输出的读取模式。″读取2″是其中单元电流在源极线端子上输出的读取模式。
22、图5示出了存储器单元510，除了不含擦除栅eg端子，存储器单元510与图4的存储器单元410类似。通过将衬底18偏置到高电压并将控制栅cg端子28偏置到低电压或负电压来执行擦除。另选地，通过将字线端子22偏置到正电压并将控制栅端子28偏置到负电压来执行擦除。编程和读取类似于图4的那样。
23、图6示出三栅极存储器单元610，其为另一种类型的闪存存储器单元。存储器单元610与图4的存储器单元410相同，除了存储器单元610没有单独的控制栅端子。除了没有施加控制栅偏置，擦除操作(通过使用擦除栅端子进行擦除)和读取操作类似于图4的操作。在没有控制栅偏置的情况下，编程操作也被完成，并且结果，在编程操作期间必须在源极线端子上施加更高的电压，以补偿控制栅偏置的缺乏。
24、表3示出可施加到存储器单元610的本文档来自技高网...
【技术保护点】
1.一种用于控制耦合到阵列中的一行非易失性存储器单元的字线和控制栅极线的串联行解码器，所述串联行解码器包括：
2.根据权利要求1所述的串联行解码器，其中所述阵列是神经模拟存储器。
3.根据权利要求1所述的串联行解码器，其中所述非易失性存储器单元是分裂栅存储器单元。
4.根据权利要求1所述的串联行解码器，其中所述字线解码器包括用于生成所述字线解码器的输出的电平移位器。
5.根据权利要求4所述的串联行解码器，其中所述字线解码器的所述输出包括高电平或低电平，其中所述高电平大于所述行解码器的所述操作电压Vdd，并且所述低电平小于接地。
6.根据权利要求1所述的串联行解码器，其中所述控制栅极解码器包括用于生成所述字线解码器的输出的电平移位器。
7.根据权利要求6所述的串联行解码器，其中所述控制栅极解码器的所述输出包括高电平或低电平，其中所述高电平大于所述行解码器的所述操作电压Vdd，并且所述低电平小于接地。
8.一种用于控制耦合到阵列中的一行非易失性存储器单元的字线的串联行解码器，所述串联行解码器包括：p>
9.根据权利要求8所述的串联行解码器，还包括：
10.根据权利要求9所述的串联行解码器，其中所述控制栅极解码器使得能够将控制栅极偏置电压应用于所述控制栅极线。
11.根据权利要求8所述的串联行解码器，其中所述阵列是神经模拟存储器。
12.根据权利要求8所述的串联行解码器，其中所述非易失性存储器单元包括分裂栅存储器单元。
13.根据权利要求8所述的串联行解码器，还包括：
14.根据权利要求8所述的串联行解码器，其中控制栅极线端子位于所述阵列的第一侧，并且字线端子位于所述阵列的与所述第一侧相对的第二侧。
15.根据权利要求14所述的串联行解码器，其中从所述阵列的第三侧和第四侧访问位线，其中所述第三侧与所述第一侧和所述第二侧相邻，并且所述第四侧与所述第三侧相对。
16.一种用于控制耦合到阵列中的一行非易失性存储器单元的控制栅极线的串联行解码器，所述串联行解码器包括：
17.根据权利要求16所述的串联行解码器，还包括：
18.根据权利要求16所述的串联行解码器，其中所述阵列是神经模拟存储器。
19.根据权利要求16所述的串联行解码器，其中所述非易失性存储器单元包括分裂栅存储器单元。
20.一种用于控制耦合到阵列中的一行非易失性存储器单元的控制栅极线的串联行解码器，所述串联行解码器包括：
...【技术特征摘要】
1.一种用于控制耦合到阵列中的一行非易失性存储器单元的字线和控制栅极线的串联行解码器，所述串联行解码器包括：
2.根据权利要求1所述的串联行解码器，其中所述阵列是神经模拟存储器。
3.根据权利要求1所述的串联行解码器，其中所述非易失性存储器单元是分裂栅存储器单元。
4.根据权利要求1所述的串联行解码器，其中所述字线解码器包括用于生成所述字线解码器的输出的电平移位器。
5.根据权利要求4所述的串联行解码器，其中所述字线解码器的所述输出包括高电平或低电平，其中所述高电平大于所述行解码器的所述操作电压vdd，并且所述低电平小于接地。
6.根据权利要求1所述的串联行解码器，其中所述控制栅极解码器包括用于生成所述字线解码器的输出的电平移位器。
7.根据权利要求6所述的串联行解码器，其中所述控制栅极解码器的所述输出包括高电平或低电平，其中所述高电平大于所述行解码器的所述操作电压vdd，并且所述低电平小于接地。
8.一种用于控制耦合到阵列中的一行非易失性存储器单元的字线的串联行解码器，所述串联行解码器包括：
9.根据权利要求8所述的串联行解码器，还包括：
10.根据权利要求9所述的串联行解码器，其中所述控制...
【专利技术属性】
技术研发人员：H·V·特兰，T·乌，S·特林，S·洪，A·李，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：
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