【技术实现步骤摘要】
本公开涉及半导体控制的整流器器件领域。
技术介绍
1、用于具有低电源电压和快速数据速率的现代电路的芯片外保护器件必须针对低电容、低触发电压、快速导通和低导通电阻进行优化。现有器件(主要基于具有复杂的触发结构的半导体控制的整流器(scr))不能同时实现所有四个目标。
2、从us-b2-9,368,486b2中已知一种dcscr(直接连接的半导体控制的整流器)，然而其没有公开低电容能力。
3、us2017/0179110 a1公开了一种静电放电(esd)保护器件，其包括第一pn二极管、第二pn二极管和硅控制整流器(scr)。
4、us2016/0268447a1公开了一种包括信号线和接地线的数据传输系统。
5、因此，本公开的目的是提供一种消除上述问题的改进的半导体控制的整流器器件。
技术实现思路
1、根据本公开的第一示例，提出了一种半导体器件，其包括掺杂有第一类型载流子的第一层；掺杂有不同于第一类型载流子的第二类型载流子的第二层；掺杂有第一类型载流子的第三层；掺杂有第二类型载流子的第四层；以及与第一层电连接的输入端子和与第四层电连接的输出端子。
2、第一层、第二层和第三层形成第一双极结型晶体管bjt，第二层、第三层和第四层形成第二双极结型晶体管bjt。此外，提供了将第二层与第三层电连接的结元件。此外，第三层包括邻接第二层的高掺杂区。
3、电结元件可以用作每个bjt的两个基极触点之间的短路件。它将触发电压降低到两个正
4、在另外的示例中，电结元件可以用作每个bjt的两个基极触点之间的电阻器。
5、在根据本公开的半导体器件的另一示例中，第三层包括低掺杂区，所述低掺杂区与第三层的高掺杂区邻接并且与第四层邻接。注意，在该示例中，高掺杂区的掺杂高于低掺杂区的掺杂。因此，由于由第四层形成的一个发射极与其相邻基极的低掺杂部分连接或置于其中，因此，该发射极-基极结具有低电容，并且因此半导体控制整流器有利地呈现低电容。这避免了使用额外的触发二极管。因此，不需要复杂的隔离方案来抑制外部触发二极管和半导体控制整流器之间的寄生相互作用，从而得到简化而有效的配置。
6、在另一有利的示例中，第二层包括邻接第三层的高掺杂区的高掺杂区和邻接第一层的低掺杂区，其中高掺杂区的掺杂高于低掺杂区的掺杂。在该示例中，两个发射极(由第一和第四层形成)都位于低掺杂的基极区中。两个发射极-基极结都表现出低电容，并且由于两个低电容的发射极-基极结串联连接，半导体器件的总电容也小。
7、在根据本公开的半导体器件的另一有利示例中，第四层包括邻接输出端子的高掺杂区和邻接第三层的低掺杂区，其中高掺杂区的掺杂高于低掺杂区的掺杂。同样，这样形成的发射极-基极结也表现出低电容。
8、应当注意，第一类型载流子可以是p型载流子，而第二类型载流子可以是n型载流子。然而，其中第一类型载流子是n型载流子而第二类型载流子是p型载流子的相反配置同样可应用于实现以下期望效果：创建发射极基极结中的两者中的具有低电容的一个发射极基极结。
9、关于所使用的高掺杂的有益示例可以包括高掺杂区具有大于1×1015cm-3的掺杂和大于0.2μm的层厚度，更特别地，具有大于1×1016cm-3的掺杂和大于1μm的层厚度。同样，关于低掺杂，低掺杂区可以具有小于1×1015cm-3的掺杂和大于1μm的层厚度，更特别地，具有小于1×1014cm-3的掺杂和大于2μm的层厚度。
10、优选地，第一层的掺杂比第三层的低掺杂区的掺杂更高。
11、在根据本公开的半导体器件的有利示例中，第四层被形成为在第三层的低掺杂区中的阱。同样，第三层的高掺杂区可以被形成为第三层的低掺杂区中的阱。第二层可以被形成为第三层的高掺杂区中的阱，而第一层被形成为第二层中的阱。因此，可以以制造步骤的逻辑顺序来制造这种半导体器件。
12、在优选示例中，第一、第二、第三和第四层被配置在分层的叠层中。更具体地，在所述分层的叠层中形成从所述第四层或贯穿所述第四层到至少所述第二层中的沟槽，并且其中，所述结元件被配置为涂覆所述沟槽的导电层。在这种配置中，导电层用作第二层和第三层之间的电短路件。
13、替代地，可以使用其上沉积第三层的氧化物衬底。
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1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中，所述第三层包括低掺杂区，所述低掺杂区邻接所述第三层的所述高掺杂区并且邻接所述第四层，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
3.根据权利要求1或2所述的半导体器件，其中，所述第二层包括邻接所述第三层的所述高掺杂区的高掺杂区和邻接所述第一层的低掺杂区，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
4.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第四层包括邻接所述输出端子的高掺杂区和邻接所述第三层的低掺杂区，其中，所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
5.根据权利要求1至4中任一项或多项所述的半导体器件，其中，所述第一类型载流子是P型载流子，并且所述第二类型载流子是N型载流子。
6.根据权利要求1至4中任一项或多项所述的半导体器件，其中，所述第一类型载流子是N型载流子，并且所述第二类型载流子是P型载流子。
7.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述高掺杂区具有大于1×1015cm-3的掺杂和大于
8.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述低掺杂区具有小于1×1015cm-3的掺杂和大于1μm的层厚度，更特别地，具有小于1×1014cm-3的掺杂和大于2μm的层厚度。
9.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第四层被形成为所述第三层的所述低掺杂区中的阱。
10.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第三层的所述高掺杂区被形成为所述第三层的所述低掺杂区中的阱。
11.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第二层被形成为所述第三层的所述高掺杂区中的阱。
12.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第一层被形成为所述第二层中的阱。
13.根据权利要求1至12中任一项或多项所述的半导体器件，其中，所述第一层具有比所述第三层的所述低掺杂区的掺杂更高的掺杂。
14.根据权利要求1至13中任一项或多项所述的半导体器件，还包括其上沉积有所述第三层的氧化物衬底。
15.根据权利要求1至14中任一项或多项所述的半导体器件，其中，形成肖克莱二极管的所述第一层、所述第二层、所述第三层和所述第四层被配置在分层的叠层中，并且其中，在所述分层的叠层中形成从所述第四层到至少所述第二层中的沟槽，并且其中，所述结元件被配置为涂覆所述沟槽的导电层。
...【技术特征摘要】
1.一种半导体器件，包括：
2.根据权利要求1所述的半导体器件，其中，所述第三层包括低掺杂区，所述低掺杂区邻接所述第三层的所述高掺杂区并且邻接所述第四层，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
3.根据权利要求1或2所述的半导体器件，其中，所述第二层包括邻接所述第三层的所述高掺杂区的高掺杂区和邻接所述第一层的低掺杂区，其中所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
4.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述第四层包括邻接所述输出端子的高掺杂区和邻接所述第三层的低掺杂区，其中，所述高掺杂区的掺杂高于所述低掺杂区的掺杂。
5.根据权利要求1至4中任一项或多项所述的半导体器件，其中，所述第一类型载流子是p型载流子，并且所述第二类型载流子是n型载流子。
6.根据权利要求1至4中任一项或多项所述的半导体器件，其中，所述第一类型载流子是n型载流子，并且所述第二类型载流子是p型载流子。
7.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述高掺杂区具有大于1×1015cm-3的掺杂和大于0.2μm的层厚度，更特别地，具有大于1×1016cm-3的掺杂和大于1μm的层厚度。
8.根据前述权利要求中任一项或多项所述的半导体器件，其中，所述...
【专利技术属性】
技术研发人员：瓦桑莎·库马尔，汉斯马丁·瑞特，
申请(专利权)人：安世有限公司，
类型：发明
国别省市：
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