【技术实现步骤摘要】
本申请涉及fpga布局，具体涉及一种fpga时钟区域合法化的布局方法及装置。
技术介绍
1、随着信息技术的快速发展，现代可编程门阵列(field-programmable gatearrays，以下简称fpga)作为一种硬件可编程的逻辑芯片，得到了广泛的应用。fpga具有可重新编程配置的硬件结构，使得它能够适应各种不同的应用场景，从而成为了许多领域的首选方案，如通信、图像处理、工业控制等。
2、而在fpga的设计中，布局布线一直是影响fpga使用率和性能的一个关键步骤，其中布局对性能的影响十分重要。而布局时钟信号带来的约束，即每个时钟区域支持的时钟域数量是有限的，使时钟区域的合法化也成为了这个领域的一个关键问题。目前，传统的时钟区域合法化的做法是在布局开始时对整个网表根据时钟域做划分，对应硬件上的时钟区域资源，在后续的布局算法中一直遵守这个划分结果，即类似于给每个网表元素添加一个物理约束。
3、但在上述方案中，其缩小了解空间的范围，提前给所有网表元素一个强力约束可能使布局结果无法找到一个较优解。
技术实现思路
1、有鉴于此，本申请实施例提供了一种fpga时钟区域合法化的布局方法及装置，在布局问题中考虑时钟区域的合法化，并使布局结果较优。
2、第一方面，本申请提供了一种fpga时钟区域合法化的布局方法，所述方法包括：
3、根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图；
4、收集用户设计的网表信
5、对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点对应的最优合法路径，并根据所述最优合法路径对所述时钟溢出点进行相应移动。
6、根据上述技术手段，本申请对时钟溢出点进行多次迭代合法化处理，得到每个时钟溢出点对应的最优合法路径，把时钟区域合法化问题转化成了多商品流问题，不再在布局开始时做网表划分，而是在全局布局结束后甚至全局布局的过程中做时钟区域合法化，这样能够更好的收敛到一个性能较优的解。
7、结合第一方面，在一种实施方式中，所述根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图，包括：
8、获取所述目标芯片中的各个时钟区域的相对位置关系；
9、基于所述相对位置关系，将每个时钟区域作为一个节点，并以多个相邻的时钟区域组建成一条边；
10、根据组建成的各条边进行时钟区域建模，以生成时钟区域关系图。
11、根据上述技术手段，本申请各个将时钟区域作为节点，根据相对位置关系生成时钟区域关系图，以实现多商品流建模。
12、结合第一方面，在一种实施方式中，所述收集用户设计的网表信息，并根据所述网表信息获取所述时钟区域关系图中的时钟溢出点，包括：
13、收集用户设计的网表信息，并根据所述网表信息获取所述时钟区域关系图中每个时钟区域的时钟域数量；所述网表信息包括每个网表元素的坐标以及时钟信息；
14、根据所述时钟域数量，获取所述时钟区域关系图中超出容量的时钟区域，以收集所述时钟区域关系图中的时钟溢出点。
15、结合第一方面，在一种实施方式中，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点对应的最优合法路径，并根据所述最优合法路径对所述时钟溢出点进行相应移动，包括：
16、对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点分别对应的合法路径序列；
17、获取所述合法路径序列的路径优先级，并根据所述路径优先级，从最优合法路径开始对所述时钟溢出点进行相应移动。
18、结合第一方面，在一种实施方式中，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点分别对应的合法路径序列，包括：
19、获取合法路径约束条件，并根据所述合法路径约束条件，对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点分别对应的多条增广路径；所述多条增广路径构成所述合法路径序列。
20、根据上述技术手段，本申请使用多轮迭代合法化处理，约束单轮最大移动距离的方法，有利于收敛到较优解。
21、结合第一方面，在一种实施方式中，所述合法路径约束条件包括：
22、在所述增广路径中，每个网表元素的移动距离不超过目标定值，且所述增广路径中的每一个源点到下一个点均有一个时钟域可移动；所述目标定值和迭代轮次正相关；
23、所述时钟溢出点的时钟区域超出容量，且所述增广路径的终点的时钟区域容量存在裕量，或着所述终点的时钟区域容量在包含移动进来的时钟域数量以及途径点的时钟域数量后，等于所述终点的最大容量。
24、结合第一方面，在一种实施方式中，所述获取所述合法路径序列的路径优先级，并根据所述路径优先级，从最优合法路径开始对所述时钟溢出点进行相应移动，包括：
25、获取不同网表元素类型所对应权重，基于每个网表元素的移动距离以及所述权重，计算各个增广路径的总成本；
26、基于所述各个增广路径的总成本，获取所述合法路径序列的路径优先级，并从最优合法路径开始对所述时钟溢出点进行相应移动。
27、根据上述技术手段，本申请基于每个网表元素的移动距离以及权重根据时钟域移动距离确定各个增广路径的总成本，从而选出最优合法路；并且，本申请中不同的网表元素类型可设置对应不同的权重，具有可拓展性。
28、第二方面，本申请提供了一种fpga时钟区域合法化的布局装置，所述装置包括：
29、时钟区域关系图生成模块，用于根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图；
30、时钟溢出点获取模块，用于收集用户设计的网表信息，并根据所述网表信息获取所述时钟区域关系图中的时钟溢出点；
31、最优合法路径获取模块，用于对所述目标芯片的时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点对应的最优合法路径，并根据所述最优合法路径对所述时钟溢出点进行相应移动。
32、第三方面，本申请提供了一种计算机设备，所述计算机设备包括处理器和存储器，所述存储器中存储有至少一条指令，所述至少一条指令由所述处理器加载并执行以实现上述的一种fpga时钟区域合法化的布局方法。
33、第四方面，本申请提供了一种计算机可读存储介质，所述存储介质中存储有至少一条指令，所述至少一条指令由处理器加载并执行以实现上述的一种fpga时钟区域合法化的布局方法。
34、本申请提供的技术方案可以包括以下有益效果：
35、首先根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图；其次，还收集用户设计的网表信息，并根据该网表信息获取该时钟区域关系图中的时钟溢出点；之后对该时钟溢出点进行多次迭代合法化处理，并从各个合法路径序列中确本文档来自技高网...
【技术保护点】
1.一种FPGA时钟区域合法化的布局方法，其特征在于，所述方法包括：
2.根据权利要求1所述的方法，其特征在于，所述根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图，包括：
3.根据权利要求1所述的方法，其特征在于，所述收集用户设计的网表信息，并根据所述网表信息获取所述时钟区域关系图中的时钟溢出点，包括：
4.根据权利要求1所述的方法，其特征在于，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点对应的最优合法路径，并根据所述最优合法路径对所述时钟溢出点进行相应移动，包括：
5.根据权利要求4所述的方法，其特征在于，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点分别对应的合法路径序列，包括：
6.根据权利要求5所述的方法，其特征在于，所述合法路径约束条件包括：
7.根据权利要求5所述的方法，其特征在于，所述获取所述合法路径序列的路径优先级，并根据所述路径优先级，从最优合法路径开始对所述时钟溢出点进行相应移动，包括：
8.一种FPGA时钟区
9.一种计算机设备，其特征在于，所述计算机设备包括处理器和存储器，所述存储器中存储有至少一条指令，所述至少一条指令由所述处理器加载并执行以实现如权利要求1至7任一所述的一种FPGA时钟区域合法化的布局方法。
10.一种计算机可读存储介质，其特征在于，所述存储介质中存储有至少一条指令，所述至少一条指令由处理器加载并执行以实现如权利要求1至7任一所述的一种FPGA时钟区域合法化的布局方法。
...【技术特征摘要】
1.一种fpga时钟区域合法化的布局方法，其特征在于，所述方法包括：
2.根据权利要求1所述的方法，其特征在于，所述根据时钟区域的相对位置关系，对目标芯片进行时钟区域建模，以生成时钟区域关系图，包括：
3.根据权利要求1所述的方法，其特征在于，所述收集用户设计的网表信息，并根据所述网表信息获取所述时钟区域关系图中的时钟溢出点，包括：
4.根据权利要求1所述的方法，其特征在于，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点对应的最优合法路径，并根据所述最优合法路径对所述时钟溢出点进行相应移动，包括：
5.根据权利要求4所述的方法，其特征在于，所述对所述时钟溢出点进行多次迭代合法化处理，以获取每个时钟溢出点分别对应的合法路径序列，包括：
6.根据...
【专利技术属性】
技术研发人员：请求不公布姓名，请求不公布姓名，
申请(专利权)人：苏州异格技术有限公司，
类型：发明
国别省市：
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