【技术实现步骤摘要】
本申请涉及集成电路，尤其是一种逐次逼近型模数转换器、系统、装置与存储介质。
技术介绍
1、相关技术中，zoom型adc，其在具有sigma-delta adc高精度特点的同时也结合了sar adc速率快的特点，可以看作是sigma-delta adc与sar adc两种结构的结合，其各自性能及搭配方案是影响整体性能指标的主要因素。
2、对于其中起到粗转换作用的sar adc(逐次逼近型模数转换器)来说，相关技术中可以通过增加数字电路相关的与或非门提高量化位数，同时可以提高模数转换器整体分辨率。然而，这使得模数转换器一次转换的需要时钟周期数也增加，这使得转换速度减小，调制器的参考电平的更新会受到延迟，在此期间，输入信号可能会超出调制器的稳定输入范围，同时会导致结构的复杂度太高，降低器件制作的可行性。因此，亟需一种新的逐次逼近型模数转换器。
技术实现思路
1、本申请的目的在于至少一定程度上解决现有技术中存在的技术问题之一。
2、为此，本申请实施例的一个目的在于提供一种逐次逼近型模数转换器及其实现方法，该转换器可以减少数字电路器件的使用，减少器件的制作成本，提高器件本身的实用性。
3、为了达到上述技术目的，本申请实施例所采取的技术方案包括：一种逐次逼近型模数转换器，包括：开关电容阵列、比较器以及sar逻辑模块；所述开关电容阵列以及所述sar逻辑模块与所述比较器连接；
4、其中所述sar逻辑模块包括移位子模块以及寄存子模块；所述移位子模块包括
5、另外，根据本专利技术的上述实施例的一种任意正交脉冲分频输出的方法，还可以有以下附加的技术特征：
6、进一步地，本申请实施例中，所述若干个d触发器包括第一级联触发器以及多个第二级联触发器；其中第一级联触发器的设置端与设置信号连接，所述多个第二级联触发器中每个级联触发器的重置端与所述设置信号连接；所述第一级联触发器的输入端接地，所述多个第二级联触发器中每个触发器的输入端与上一个级联的触发器的输出端连接；所述若干个d触发器中每个触发器的时钟端与时钟信号连接；所述若干个d触发器的每个输出端与所述寄存子模块连接。
7、进一步地，本申请实施例中，所述寄存子模块包括第三级联触发器以及多个第四级联触发器；其中，所述第三级联触发器的输出端作为所述模数转换器的最高位输出端，所述第三级联触发器的重置端接地，所述第三级联触发器的设置端与所述第一级联触发器的输出端连接，所述多个第四级联触发器中每个触发器的输出端与上一个级联的触发器的输时钟端连接；多个第二级联触发器中每个触发器的输出端与所述多个第四级联触发器中每个设置端一对一的对应连接，所述寄存子模块中每个触发器的输入端与所述比较器的输出端连接，所述多个第四级联触发器中每个触发器的输出端作为所述模数转换器的一个位数输出。
8、进一步地，本申请实施例中，所述开关电容阵列包括：两个连接电容、两个冗余电容、两个高电容阵列以及两个低电容阵列，任意一个所述连接电容设置于一个所述低电容阵列与一个所述高电容阵列之间；任意一个所述低电容阵列与任意一个所述高电容阵列以及所述比较器的正向输入端连接，另一个所述低电容阵列与另一个所述高电容阵列以及所述比较器的负向输入端连接；两个所述高电容阵列均通过第一开关阵列与第一电压、第二电压连接，以及通过第二开关与第三电压连接；两个所述低电容阵列均通过所述第一开关阵列与所述第一电压、所述第二电压连接；两个冗余电容均通过第二开关阵列与所述第一电压、所述第二电压或者第三电压连接。
9、进一步地，本申请实施例中，所述第一开关阵列包括若干个子开关，每个子开关为互补cmos开关。
10、进一步地，本申请实施例中，所述第二开关包括：第一晶体管至第六晶体管；所述第一晶体管的栅极与第三晶体管的栅极连接，所述第四晶体管的栅极与第六晶体管的栅极连接，所述第一晶体管的栅极以及所述第五晶体管的栅极作为时钟取反信号的输入端，所述第二晶体管的栅极以及所述第四晶体管的栅极作为时钟信号的输入端，所述第一晶体管的漏极与所述第四晶体管的漏极连接，所述第三晶体管的源极与所述第六晶体管的源极连接；所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极与所述第三晶体管的漏极连接；所述第四晶体管的源极与所述第五晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极连接；所述第一晶体管的源极以及所述第四晶体管的源极连接并作为所述第二开关的输入端，所述第二晶体管的源极与所述第五晶体管的源极连接并作为所述第二开关的输出端。
11、进一步地，本申请实施例中，所述比较器的正向输入端还通过第三开关与第四电压连接，所述比较器的负向输入端还通过第四开关与第四电压连接。
12、另一方面，所述互补cmos开关包括一个n型mos管以及一个p型mos管；所述n型mos管的栅极作为时钟取反信号输入端，所述p型mos管的栅极作为时钟信号输入端，所述n型mos管源极与所述p型mos管的源极连接，所述n型mos管漏极与所述p型mos管的漏极连接。
13、另一方面，本申请还提供一种缩放式模数转换器，包括前面任一项所述逐次逼近型模数转换器以及sigma-delta型adc
14、另一方面，本申请还提供一种模数转换器实现方法，通过其那面任一项所述的逐次逼近型模数转换器实现，在采样阶段，对于所述模数转换器每一位输出，方法包括：外接设置信号置1，使所述移位子模块的当前级联触发器的输出端置1，以使所述寄存子模块的当前级联触发器输出高电平，所述高电平使所述开关电容阵列以及所述比较器执行比较，得到比较结果，所述寄存子模块根据所述比较结果以及下一级联触发器的输出，将所述比较结果输出。
15、本申请的优点和有益效果将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本申请的实践了解到：
16、本申请可以通过在比较器的输出端连接一个比模数转换器的输入位数多一个数量的相互级联的触发器组成的sar逻辑模块，以实现逐次逼近型模数转换器的输出。本申请的模数转换器可以改善模数转化的速度，同时本申请具有更加简化的结构，可以降低器件制作的难度以及成本。
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1.一种逐次逼近型模数转换器，其特征在于，包括：
2.根据权利要求1所述一种逐次逼近型模数转换器，其特征在于，所述若干个D触发器包括第一级联触发器以及多个第二级联触发器；其中第一级联触发器的设置端与设置信号连接，所述多个第二级联触发器中每个级联触发器的重置端与所述设置信号连接；所述第一级联触发器的输入端接地，所述多个第二级联触发器中每个触发器的输入端与上一个级联的触发器的输出端连接；所述若干个D触发器中每个触发器的时钟端与时钟信号连接；所述若干个D触发器的每个输出端与所述寄存子模块连接。
3.根据权利要求2所述一种逐次逼近型模数转换器，其特征在于，所述寄存子模块包括第三级联触发器以及多个第四级联触发器；其中，所述第三级联触发器的输出端作为所述模数转换器的最高位输出端，所述第三级联触发器的重置端接地，所述第三级联触发器的设置端与所述第一级联触发器的输出端连接，所述多个第四级联触发器中每个触发器的输出端与上一个级联的触发器的输时钟端连接；多个第二级联触发器中每个触发器的输出端与所述多个第四级联触发器中每个设置端一对一的对应连接，所述寄存子模块中每个触发器的输入
4.根据权利要求1所述一种逐次逼近型模数转换器，其特征在于，所述开关电容阵列包括：两个连接电容、两个冗余电容、两个高电容阵列以及两个低电容阵列，任意一个所述连接电容设置于一个所述低电容阵列与一个所述高电容阵列之间；任意一个所述低电容阵列与任意一个所述高电容阵列以及所述比较器的正向输入端连接，另一个所述低电容阵列与另一个所述高电容阵列以及所述比较器的负向输入端连接；两个所述高电容阵列均通过第一开关阵列与第一电压、第二电压连接，以及通过第二开关与第三电压连接；两个所述低电容阵列均通过所述第一开关阵列与所述第一电压、所述第二电压连接；两个冗余电容均通过第二开关阵列与所述第一电压、所述第二电压或者第三电压连接。
5.根据权利要求4所述一种逐次逼近型模数转换器，其特征在于，所述第一开关阵列包括若干个子开关，每个子开关为互补CMOS开关。
6.根据权利要求5所述一种逐次逼近型模数转换器，其特征在于，所述第二开关包括：第一晶体管至第六晶体管；所述第一晶体管的栅极与第三晶体管的栅极连接，所述第四晶体管的栅极与第六晶体管的栅极连接，所述第一晶体管的栅极以及所述第五晶体管的栅极作为时钟取反信号的输入端，所述第二晶体管的栅极以及所述第四晶体管的栅极作为时钟信号的输入端，所述第一晶体管的漏极与所述第四晶体管的漏极连接，所述第三晶体管的源极与所述第六晶体管的源极连接；所述第一晶体管的源极与所述第二晶体管的漏极连接，所述第二晶体管的源极与所述第三晶体管的漏极连接；所述第四晶体管的源极与所述第五晶体管的漏极连接，所述第五晶体管的源极与所述第六晶体管的漏极连接；所述第一晶体管的源极以及所述第四晶体管的源极连接并作为所述第二开关的输入端，所述第二晶体管的源极与所述第五晶体管的源极连接并作为所述第二开关的输出端。
7.根据权利要求5所述一种逐次逼近型模数转换器，其特征在于，所述互补CMOS开关包括一个N型MOS管以及一个P型MOS管；所述N型MOS管的栅极作为时钟取反信号输入端，所述P型MOS管的栅极作为时钟信号输入端，所述N型MOS管源极与所述P型MOS管的源极连接，所述N型MOS管漏极与所述P型MOS管的漏极连接。
8.根据权利要求1所述一种逐次逼近型模数转换器，其特征在于，所述比较器的正向输入端还通过第三开关与第四电压连接，所述比较器的负向输入端还通过第四开关与第四电压连接。
9.一种缩放式模数转换器，其特征在于，包括权利要求1-8任一项所述逐次逼近型模数转换器以及Sigma-Delta型ADC。
10.一种模数转换器实现方法，其特征在于，通过上述权利要求1-8任一项所述的逐次逼近型模数转换器实现，在采样阶段，对于所述模数转换器每一位输出，方法包括：外接设置信号置1，使所述移位子模块的当前级联触发器的输出端置1，以使所述寄存子模块的当前级联触发器输出高电平，所述高电平使所述开关电容阵列以及所述比较器执行比较，得到比较结果，所述寄存子模块根据所述比较结果以及下一级联触发器的输出，将所述比较结果输出。
...【技术特征摘要】
1.一种逐次逼近型模数转换器，其特征在于，包括：
2.根据权利要求1所述一种逐次逼近型模数转换器，其特征在于，所述若干个d触发器包括第一级联触发器以及多个第二级联触发器；其中第一级联触发器的设置端与设置信号连接，所述多个第二级联触发器中每个级联触发器的重置端与所述设置信号连接；所述第一级联触发器的输入端接地，所述多个第二级联触发器中每个触发器的输入端与上一个级联的触发器的输出端连接；所述若干个d触发器中每个触发器的时钟端与时钟信号连接；所述若干个d触发器的每个输出端与所述寄存子模块连接。
3.根据权利要求2所述一种逐次逼近型模数转换器，其特征在于，所述寄存子模块包括第三级联触发器以及多个第四级联触发器；其中，所述第三级联触发器的输出端作为所述模数转换器的最高位输出端，所述第三级联触发器的重置端接地，所述第三级联触发器的设置端与所述第一级联触发器的输出端连接，所述多个第四级联触发器中每个触发器的输出端与上一个级联的触发器的输时钟端连接；多个第二级联触发器中每个触发器的输出端与所述多个第四级联触发器中每个设置端一对一的对应连接，所述寄存子模块中每个触发器的输入端与所述比较器的输出端连接，所述多个第四级联触发器中每个触发器的输出端作为所述模数转换器的一个位数输出。
4.根据权利要求1所述一种逐次逼近型模数转换器，其特征在于，所述开关电容阵列包括：两个连接电容、两个冗余电容、两个高电容阵列以及两个低电容阵列，任意一个所述连接电容设置于一个所述低电容阵列与一个所述高电容阵列之间；任意一个所述低电容阵列与任意一个所述高电容阵列以及所述比较器的正向输入端连接，另一个所述低电容阵列与另一个所述高电容阵列以及所述比较器的负向输入端连接；两个所述高电容阵列均通过第一开关阵列与第一电压、第二电压连接，以及通过第二开关与第三电压连接；两个所述低电容阵列均通过所述第一开关阵列与所述第一电压、所述第二电压连接；两个冗余电容均通过第二开关阵列与所述第一电压、所述第二电压或者第三电压连接。
5.根据权利要求4所述一种逐次逼近型模数转换器，其特征在于，所述第一开关阵列包括若干个子开关，每个子开关为互补c...
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