【技术实现步骤摘要】
本专利技术属于半导体器件制造，涉及一种屏蔽栅功率mosfet及其制作方法。
技术介绍
1、金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管(metal-oxide-semiconductor field-effect transistor，mosfet)是一种可以广泛使用在模拟电路与数字电路的场效晶体管(field-effect transistor)。mosfet依照其“通道”(工作载流子)的极性不同，可分为“n型”与“p型”的两种类型，通常又称为nmosfet与pmosfet，其他简称上包括nmos、pmos等。
2、mosfet大致可以分为以下几类：平面型mosfet与沟槽型mosfet，主要用于低压领域；屏蔽栅(shielded gate)沟槽mosfet，主要用于中压和低压领域；sj-(超结)mosfet，主要在高压领域应用。
3、屏蔽栅沟槽mosfet相对传统的沟槽型mosfet，沟槽深度较深，可以横向使用更多的外延体积来阻止电压，显著降低了mosfet器件的特征导通电阻，另外，屏蔽栅结构的引入，可以大幅降低mosfet的米勒电容，有助于降低器件在开关电源应用中的开关损耗。
4、在一种屏蔽栅沟槽mosfet的制作工艺中，制得的控制栅和屏蔽栅之间的氧化层存在形貌不平整且厚度较薄的现象，并且控制栅多晶硅对屏蔽栅多晶硅呈包围状态，即源极和栅极交叠面积下的介质层(控制栅和屏蔽栅之间的氧化层)较薄而且面积更大，因此输入电容会更大，同时当控制栅和屏蔽栅之间的氧化层不够平整时，器件强电应力工
5、一种改进的屏蔽栅沟槽mosfet的制作工艺可以获得平整且较厚的氧化层，使得器件拥有良好的动态特性，比如更低的输入电容，同时器件不再受限于屏蔽栅多晶硅过低会导致米勒电容过高的问题，可以更加自由的设计控制栅多晶硅和屏蔽栅多晶硅的深度与长度，结合场氧化层的厚度，可以实现各种耐压和寄生电容特性的屏蔽栅功率mosfet。但是这种改进的工艺额外增加了多步工艺步骤，成本相对较高。
6、因此，如何提供一种新的屏蔽栅功率mosfet的制作方法，以在相对更低的成本下实现具有更好动态特性的“上下结构”屏蔽栅功率mosfet，成为本领域技术人员亟待解决的一个重要技术问题。
7、应该注意，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的
技术介绍
部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
技术实现思路
1、鉴于以上所述现有技术的缺点，本专利技术的目的在于提供一种屏蔽栅功率mosfet及其制作方法，用于解决现有屏蔽栅功率mosfet的制作方法无法兼顾低成本与良好的器件性能的问题。
2、为实现上述目的及其他相关目的，本专利技术提供一种屏蔽栅功率mosfet的制作方法，包括以下步骤：
3、提供一衬底层，形成外延层于所述衬底层上，形成硬掩模层于所述外延层上，图形化所述硬掩模层，基于图形化的所述硬掩模层刻蚀所述外延层，得到位于所述外延层中的沟槽；
4、去除所述硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于所述沟槽中，所述场氧层覆盖所述沟槽的侧壁与底面，所述场氧层位于所述沟槽侧壁的部分具有第一厚度；
5、第一次回刻所述屏蔽栅多晶硅层至第一深度；
6、将所述沟槽侧壁的所述场氧层的裸露部分减薄至第二厚度；
7、第二次回刻所述屏蔽栅多晶硅层至第二深度，所述第二深度低于所述第一深度；
8、对所述屏蔽栅多晶硅层的顶面进行离子注入；
9、形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面；
10、去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁，所述第三深度高于所述第二深度；
11、形成栅氧化层于所述沟槽的裸露侧壁，并加厚所述牺牲氧化层的厚度；
12、形成控制栅多晶硅层于所述沟槽中。
13、可选地，所述硬掩模层包括氧化硅层，所述第一厚度的范围是1000埃-1200埃，所述第二厚度的范围是400埃-600埃，所述栅氧化层的厚度范围是500埃-1000埃。
14、可选地，在所述第二次回刻之后，所述屏蔽栅多晶硅层的顶面低于所述场氧层的减薄部分的底面。
15、可选地，对所述屏蔽栅多晶硅层的顶面进行离子注入采用的元素包括磷，离子注入能量范围是20kev-40kev，离子注入剂量范围是5e15-5e16 cm-2。
16、可选地，对所述屏蔽栅多晶硅层的顶面进行离子注入后，还包括退火步骤。
17、可选地，采用热氧化法生长所述牺牲氧化层，生长温度范围是850℃-950℃，生长时间为30分钟-40分钟。
18、可选地，形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面时，所述沟槽侧壁被减薄的所述场氧层的厚度增厚至500埃-800埃。
19、可选地，去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁时，所述沟槽侧壁的过刻蚀厚度小于100埃。
20、可选地，还包括以下步骤：
21、形成体区于所述外延层的上表层，所述体区位于所述沟槽的两侧；
22、形成源区于所述体区的上表层；
23、形成层间介质层于所述外延层上，所述外延层覆盖所述栅氧化层及所述控制栅多晶硅层；
24、形成接触孔，所述接触孔贯穿层间介质层及所述源区，并向下延伸进所述体区；
25、形成体接触区于所述接触孔的底部；
26、形成接触部于所述接触孔中；
27、形成源极金属层于所述层间介质层上，所述源极金属层与所述接触部连接；
28、形成钝化层于所述源极金属层上。
29、本专利技术还提供一种屏蔽栅功率mosfet，包括：
30、衬底层；
31、外延层，位于所述衬底层上；
32、沟槽，位于所述外延层中；
33、屏蔽栅多晶硅层、隔离层及控制栅多晶硅层，位于所述沟槽中并自下而上依次层叠；
34、场氧层，位于所述沟槽中并包围所述屏蔽栅多晶硅层的侧壁与底面；
35、栅氧化层，位于所述沟槽中并包围所述控制栅多晶硅层的侧壁；
36、其中，所述屏蔽栅功率mosfet是采用如上任意一项所述的屏蔽栅功率mosfet的制作方法制作得到。
37、如上所述，本专利技术的屏蔽栅功率mosfet的制作方法包括以下步骤：形成硬掩模层于外延层上并图形化，基于图形化的硬掩模层刻蚀外延层得到沟槽；去除硬掩模层，依次形成场氧层及屏蔽栅多晶硅层于沟槽中；回刻屏蔽栅多晶硅层至第一深度；将沟槽侧壁的场氧层的裸露部分减薄至第二厚度；回刻屏蔽栅多晶硅层至第二深度；对屏蔽栅多晶硅层的顶面进行离子注入；形成牺牲氧化层于屏蔽栅多晶硅层的上表面本文档来自技高网...
【技术保护点】
1.一种屏蔽栅功率MOSFET的制作方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：所述硬掩模层包括氧化硅层，所述第一厚度的范围是1000埃-1200埃，所述第二厚度的范围是400埃-600埃，所述栅氧化层的厚度范围是500埃-1000埃。
3.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：在所述第二次回刻之后，所述屏蔽栅多晶硅层的顶面低于所述场氧层的减薄部分的底面。
4.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：对所述屏蔽栅多晶硅层的顶面进行离子注入采用的元素包括磷，离子注入能量范围是20KeV-40KeV，离子注入剂量范围是5E15-5E16 cm-2。
5.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：对所述屏蔽栅多晶硅层的顶面进行离子注入后，还包括退火步骤。
6.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：采用热氧化法生长所述牺牲氧化层，生长温度范围是850℃-950℃，生
7.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：形成牺牲氧化层于所述屏蔽栅多晶硅层的上表面时，所述沟槽侧壁被减薄的所述场氧层的厚度增厚至500埃-800埃。
8.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于：去除所述场氧层的一部分及所述牺牲氧化层的一部分以显露所述沟槽位于第三深度以上的侧壁时，所述沟槽侧壁的过刻蚀厚度小于100埃。
9.根据权利要求1所述的屏蔽栅功率MOSFET的制作方法，其特征在于，还包括以下步骤：
10.一种屏蔽栅功率MOSFET，其特征在于，包括：
...【技术特征摘要】
1.一种屏蔽栅功率mosfet的制作方法，其特征在于，包括以下步骤：
2.根据权利要求1所述的屏蔽栅功率mosfet的制作方法，其特征在于：所述硬掩模层包括氧化硅层，所述第一厚度的范围是1000埃-1200埃，所述第二厚度的范围是400埃-600埃，所述栅氧化层的厚度范围是500埃-1000埃。
3.根据权利要求1所述的屏蔽栅功率mosfet的制作方法，其特征在于：在所述第二次回刻之后，所述屏蔽栅多晶硅层的顶面低于所述场氧层的减薄部分的底面。
4.根据权利要求1所述的屏蔽栅功率mosfet的制作方法，其特征在于：对所述屏蔽栅多晶硅层的顶面进行离子注入采用的元素包括磷，离子注入能量范围是20kev-40kev，离子注入剂量范围是5e15-5e16 cm-2。
5.根据权利要求1所述的屏蔽栅功率mosfet的制作方法，其特征在于：对所述屏蔽...
【专利技术属性】
技术研发人员：谭键文，肖璇，骆菲，何明江，叶俊，杨治宇，徐建祥，侯钦志，原康，
申请(专利权)人：华润微电子重庆有限公司，
类型：发明
国别省市：
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