【技术实现步骤摘要】
本专利技术涉及数字信号延时，具体为一种延时时长可配置的延时链电路。
技术介绍
1、随着电子技术的迅猛发展，对电路性能的要求日益提高，特别是在数字电路、通信系统和信号处理领域。其中，延时电路是一类关键的电路，用于引入可控的时间延迟，以适应不同应用的需求，在现有技术中，常常需要使用延时链电路，以实现信号的时间延迟，例如延时链电路在相位锁定环、数字延迟锁相环、时间数字转换器等结构中，一个延时均匀的延时链电路至关重要，同时延时链电路还经常应用于存储器接口电路中，用于读写过程中时钟和数据之间的时序训练。现有技术，通常利用模拟控制的延时链电路，在该延时链电路的控制下，基于复杂的模拟单元将输入信号延时后输出，实现延时链延时的数字式变化，达到不同的延时。
2、现有技术中的，公开号为cn 116155267 a提供的一种延时时长可配置的延时链电路，要用到2个mux和1个包含3个门电路的延时单元才能实现一个基本模组，现有技术中的每个调节步长为一个tnand1+tnand2+tinv+tmux，使用了多个多路复用器和门电路来实现延时，由于多路复用器和门电路本身存在一定的传播延时，可能会引入时序问题。在高频率的应用中，时序问题可能导致性能下降或不稳定的系统行为，而且多路复用器和门电路会占据相当大的芯片面积，大面积的电路设计可能导致集成电路尺寸的增加，从而增加制造成本，并且多路复用器和门电路的操作耗能更高。
3、在所述
技术介绍
部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的
技术实现思路
1、本专利技术的目的在于提供一种延时时长可配置的延时链电路，以解决上述
技术介绍
中提出的问题。
2、为实现上述目的，本专利技术提供如下技术方案：
3、一种延时时长可配置的延时链电路，采用基本模块对输入信号进行延时调节，所述基本模块包括第一延时单元、第二延时单元和第三延时单元；
4、所述第一延时单元的输入端作为基本模块的输入端，与输入信号相连接，所述第一延时单元的输出端与第二延时单元的输入端相连，作为基本模块的输出端，所述第二延时单元的输出端与第三延时单元的输出端相连，所述基本模块的第三延时单元的输入端连接恒定电平；
5、所述第一延时单元、第二延时单元和第三延时单元均通过配置信号模块输出的偏置电压调节导通，以调节延时链电路的输入端所输入的信号的延时时间，并得到可调节延时时长的输出信号；
6、所述第一延时单元、第二延时单元以及第三延时单元均采用带有开关的反相器搭建构成。
7、进一步地，采用至少两组基本模块对输入信号进行延时调节，多个基本模块进行依次级联，第一级所述基本模块的第一延时单元的输入端作为延时链电路的输入端，第一级所述基本模块的第二延时单元的输出端作为延时链电路的输出端，后一级的基本模块的第一延时单元的输入端、第二延时单元的输出端依次和前一级的基本模块的第一延时单元的输出端、第三延时单元的输入端电性连接，最后一级基本模块的第三延时单元的输入端连接恒定电平。
8、进一步地，最后一级基本模块的第三延时单元的输入端连接的恒定电平信号为0或1。
9、进一步地，所述第一延时单元、第二延时单元和第三延时单元均由两个pmos晶体管和两个nmos晶体管构成，第一pmos晶体管的漏极和第二pmos晶体管的源极电性连接，所述第一nmos晶体管的源极和第二nmos晶体管的漏极电性连接，所述第二nmos晶体管的源极接地，第一pmos晶体管的源极和电源连接，所述第一pmos晶体管的栅极和第二nmos晶体管的栅极连接作为延时单元的输入端，第二pmos晶体管的漏极和第一nmos晶体管的漏极电性连接作为延时单元的输出端，第二pmos晶体管和第一nmos晶体管的栅极接收配置信号模块输出的偏置电压。
10、进一步地，所述配置信号模块用于为所述第一延时单元提供第一偏置电压，并为第二延时单元和第三延时单元提供第一偏置电压和第二偏置电压，且前一级的基本模块的第二偏置电压和后一级的基本模块的第一偏置电压采用相同的电平。
11、进一步地，所述第一延时单元的第二pmos晶体管和第一nmos晶体管的栅极接收经过逻辑单元处理后第一偏置电压，由逻辑单元处理后的第一偏置电压调节导通，所述第三延时单元和第二延时单元的第二pmos晶体管和第一nmos晶体管的栅极接收经过逻辑单元处理后的第一偏置电压和第二偏置电压，由逻辑单元处理后的第一偏置电压和第二偏置电压经调节导通。
12、进一步地，所述逻辑单元包括第一非门、第二非门、第三非门和与非门，所述第一偏置电压直接控制第一延时单元的第一nmos晶体管的栅极电平，所述第一偏置电压经过第一非门后控制第一延时单元的第二pmos晶体管的栅极电平，所述第一偏置电压和经过第二非门的第二偏置电压输入至与非门，与非门的输出和第二延时单元的第二pmos晶体管、第三延时单元的第一nmos晶体管的栅极电性连接，用于控制第二延时单元的第二pmos晶体管、第三延时单元的第一nmos晶体管的栅极电平，与非门的输出经过第三非门后，和第二延时单元的第一nmos晶体管、第三延时单元的第二pmos晶体管的栅极电性连接，用于控制第二延时单元的第一nmos晶体管、第三延时单元的第二pmos晶体管的栅极电平。
13、进一步地，所述配置信号模块将2n位的二进制数值控制转化为温度码，并依次作为基本模块的第一偏置电压和第二偏置电压，其中n表示基本模块的数目。
14、进一步地，所述第一延时单元所接受的输入信号在配置信号模块的控制下进行导通和截止，进行相位的变化，完成初次延时后发送至第二延时单元，所述第二延时单元将初次延时后的信号，在配置信号模块的控制下进行导通和截止，再次进行相位的变化完成二次延时，所述第三延时单元在配置信号模块输出的偏置电压调节下，对于二次延时后的信号进行再次延时。
15、与现有技术相比，本专利技术的有益效果是：
16、本专利技术用于延时的基本模块采用三组带开关的反相器搭建构成，基本模块内部的三个延时单元受控于配置信号模块输出的偏置电压，利用第一延时单元和第二延时单元可以得到相对于输入信号经过所需要的延时时长的输出信号，通过控制反相器的开闭实现输入信号的相位变化，从而进行延时，而且由于输出信号相对于输出信号的延时时长与配置信号模块输出相对应，因此通过改变配置信号模块输出的偏置电压波形就可以产生得到具有不同的延时时长的输出信号，延时时长灵活可调，本专利技术还可根据需求采用第三延时单元对于输出的信号进行延时调节，第三延时单元同样受控于配置信号模块输出的偏置电压，通过调节接入延时的第一延时单元、第二延时单元和第三延时单元的数目，实现了微小时间间隔上的延时，所以具有更精细的调节步长，而且具有更小的面积和更小的功耗；
17、本专利技术只采用带开关的反相器电路即可实现延迟，摒弃了传统使用多路复用器和门电路来实现延时的方案，因此传播的延时性较小，整个电路的性能更本文档来自技高网...
【技术保护点】
1.一种延时时长可配置的延时链电路，采用基本模块对输入信号进行延时调节，其特征在于，所述基本模块包括第一延时单元、第二延时单元和第三延时单元；
2.根据权利要求1所述的一种延时时长可配置的延时链电路，其特征在于：采用至少两组基本模块对输入信号进行延时调节，多个基本模块进行依次级联，第一级所述基本模块的第一延时单元的输入端作为延时链电路的输入端，第一级所述基本模块的第二延时单元的输出端作为延时链电路的输出端，后一级的基本模块的第一延时单元的输入端、第二延时单元的输出端依次和前一级的基本模块的第一延时单元的输出端、第三延时单元的输入端电性连接，最后一级基本模块的第三延时单元的输入端连接恒定电平。
3.根据权利要求2所述的一种延时时长可配置的延时链电路，其特征在于：最后一级基本模块的第三延时单元的输入端连接的恒定电平信号为0或1。
4.根据权利要求2所述的一种延时时长可配置的延时链电路，其特征在于：所述第一延时单元、第二延时单元和第三延时单元均由两个PMOS晶体管和两个NMOS晶体管构成，第一PMOS晶体管的漏极和第二PMOS晶体管的源极电性连接，所
5.根据权利要求4所述的一种延时时长可配置的延时链电路，其特征在于：所述配置信号模块用于为所述第一延时单元提供第一偏置电压，并为第二延时单元和第三延时单元提供第一偏置电压和第二偏置电压，且前一级的基本模块的第二偏置电压和后一级的基本模块的第一偏置电压采用相同的电平。
6.根据权利要求5所述的一种延时时长可配置的延时链电路，其特征在于：所述第一延时单元的第二PMOS晶体管和第一NMOS晶体管的栅极接收经过逻辑单元处理后第一偏置电压，由逻辑单元处理后的第一偏置电压调节导通，所述第三延时单元和第二延时单元的第二PMOS晶体管和第一NMOS晶体管的栅极接收经过逻辑单元处理后的第一偏置电压和第二偏置电压，由逻辑单元处理后的第一偏置电压和第二偏置电压经调节导通。
7.根据权利要求6所述的一种延时时长可配置的延时链电路，其特征在于：所述逻辑单元包括第一非门、第二非门、第三非门和与非门，所述第一偏置电压直接控制第一延时单元的第一NMOS晶体管的栅极电平，所述第一偏置电压经过第一非门后控制第一延时单元的第二PMOS晶体管的栅极电平，所述第一偏置电压和经过第二非门的第二偏置电压输入至与非门，与非门的输出和第二延时单元的第二PMOS晶体管、第三延时单元的第一NMOS晶体管的栅极电性连接，用于控制第二延时单元的第二PMOS晶体管、第三延时单元的第一NMOS晶体管的栅极电平，与非门的输出经过第三非门后，和第二延时单元的第一NMOS晶体管、第三延时单元的第二PMOS晶体管的栅极电性连接，用于控制第二延时单元的第一NMOS晶体管、第三延时单元的第二PMOS晶体管的栅极电平。
8.根据权利要求7所述的一种延时时长可配置的延时链电路，其特征在于：所述配置信号模块将2n位的二进制数值控制转化为温度码，并依次作为基本模块的第一偏置电压和第二偏置电压，其中n表示基本模块的数目。
9.根据权利要求1所述的一种延时时长可配置的延时链电路，其特征在于：所述第一延时单元所接受的输入信号在配置信号模块的控制下进行导通和截止，进行相位的变化，完成初次延时后发送至第二延时单元，所述第二延时单元将初次延时后的信号，在配置信号模块的控制下进行导通和截止，再次进行相位的变化完成二次延时，所述第三延时单元在配置信号模块输出的偏置电压调节下，对于二次延时后的信号进行再次延时。
...【技术特征摘要】
1.一种延时时长可配置的延时链电路，采用基本模块对输入信号进行延时调节，其特征在于，所述基本模块包括第一延时单元、第二延时单元和第三延时单元；
2.根据权利要求1所述的一种延时时长可配置的延时链电路，其特征在于：采用至少两组基本模块对输入信号进行延时调节，多个基本模块进行依次级联，第一级所述基本模块的第一延时单元的输入端作为延时链电路的输入端，第一级所述基本模块的第二延时单元的输出端作为延时链电路的输出端，后一级的基本模块的第一延时单元的输入端、第二延时单元的输出端依次和前一级的基本模块的第一延时单元的输出端、第三延时单元的输入端电性连接，最后一级基本模块的第三延时单元的输入端连接恒定电平。
3.根据权利要求2所述的一种延时时长可配置的延时链电路，其特征在于：最后一级基本模块的第三延时单元的输入端连接的恒定电平信号为0或1。
4.根据权利要求2所述的一种延时时长可配置的延时链电路，其特征在于：所述第一延时单元、第二延时单元和第三延时单元均由两个pmos晶体管和两个nmos晶体管构成，第一pmos晶体管的漏极和第二pmos晶体管的源极电性连接，所述第一nmos晶体管的源极和第二nmos晶体管的漏极电性连接，所述第二nmos晶体管的源极接地，第一pmos晶体管的源极和电源连接，所述第一pmos晶体管的栅极和第二nmos晶体管的栅极连接作为延时单元的输入端，第二pmos晶体管的漏极和第一nmos晶体管的漏极电性连接作为延时单元的输出端，第二pmos晶体管和第一nmos晶体管的栅极接收配置信号模块输出的偏置电压。
5.根据权利要求4所述的一种延时时长可配置的延时链电路，其特征在于：所述配置信号模块用于为所述第一延时单元提供第一偏置电压，并为第二延时单元和第三延时单元提供第一偏置电压和第二偏置电压，且前一级的基本模块的第二偏置电压和后一级的基本模块的第一偏置电压采用相同的电平。
6.根据权利要求5所述的一种延...
【专利技术属性】
技术研发人员：凌瑜彬，游昌盛，徐璇，刘德启，
申请(专利权)人：博越微电子江苏有限公司，
类型：发明
国别省市：
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