【技术实现步骤摘要】
本申请涉及集成电路设计自动化及电路划分自动化算法，具体涉及一种基于2d试布局三维集成电路划分方法、装置、设备及介质。
技术介绍
1、传统的集成电路设计流程是二维的，即在平面内进行电路设计和布局。随着集成电路规模的不断扩大，二维设计方法面临着越来越多的挑战，如布局面积和功耗增加，速度和性能下降，设计复杂度提高等。为了克服这些挑战，业界提出了三维(3d)集成电路设计技术，旨在用维度的拓展打破平面电路设计的瓶颈。
2、目前，3d集成电路设计的主要堆叠方式有两种：第一种是通孔堆叠(through-silicon via，tsv)，tsv是一种垂直贯穿芯片基底层的导电孔，可以用于连接不同芯片之间的电路；第二种是面对面堆叠(face-to-face，f2f)，f2f是指将两个芯片的正面相对放置，通过微凸点(micro bump)、混合键合(hybrid bonding)等方式进行连接。由于f2f堆叠具有较高的连接密度、较低的功耗与较小的寄生参数，可以实现密集的两平面芯片间互连，因而f2f堆叠是3d集成电路发展的主要方向之一。
3、但是，由于3d技术刚刚兴起，业界中非常成熟的2d布局算法还不能直接与3d结构适配，当前学界针对3d集成电路的划分算法(如下述的文献1-3)只能基于tsv结构，受限于tsv会占据硅基片底部面积的特性，划分算法无法实现高密度互连的3d集成电路设计。
4、基于此，需要一种适合高密度互连的3d集成电路划分技术方案。
5、文献1：一种用于3d集成电路分区的快速力导向模拟退火(t
6、文献2：兼顾功耗的3d集成电路分区算法(chang h l,lai h c,hsueh ty,etal.a3d ic designs partitioning algorithm with power consideration[c]//thirteenth international symposium on quality electronic design(isqed).ieee,2012:137-142)；
7、文献3：一种基于图形的3d集成电路分区技术(banerjee s,majumder s,bhattacharya b b.agraph-based 3d ic partitioning technique[c]//2014ieeecomputer society annual symposium on vlsi.ieee,2014:613-618)。
技术实现思路
1、有鉴于此，本说明书实施例提供一种基于2d试布局三维集成电路划分方法、装置、设备及介质，其中针对新的三维结构与键合工艺，通过推出基于成熟2d布局算法的划分方法，以填充三维集成电路物理实现工具链中的空白。
2、本说明书实施例提供以下技术方案：
3、本说明书实施例还提供一种基于2d试布局三维集成电路划分方法，包括：
4、等比例扩大底层裸片版图，以将所有的二维扁平网表单元预分配到底层裸片上，其中预分配中将底层裸片版图的面积利用率设置为三维集成电路设计的预设面积利用率；
5、调用2d布局引擎在底层裸片上进行2d试布局，其中2d试布局用于实现所有单元在底层裸片上的初始位置分配；
6、在完成初始位置分配后，基于2d试布局网表的连接关系进行聚类，其中当聚类层数到达给定上限或聚类簇的数量少于给定阈值时停止聚类；
7、在停止聚类后，依次针对每个聚类层级执行如下操作直至所有聚类层均被解开：
8、执行有面积约束的fiduccia mattheyses算法，使得聚类得到的簇初步分配到对应的底层裸片或顶层裸片上；
9、以及，基于预设面积利用率，局部调整簇与底层裸片或顶层裸片的分配关系，并在裸片上解开当前聚类层的聚类。
10、优选地，在2d试布局中，对于网表单元的任意一条超边e，获得该超边在2d试布局中的半周线长hpwl和网络内单元的分布方差其中半周线长hpwl和分布方差分布如下：
11、
12、
13、其中，e为网表单元e中的超边；顶点vi为超边e的第i顶点；hpwl(e)为鼓励划分切割跨度更大的超边e对应的半周线长；超边e在裸片上的分布方差记为分布方差中为距离，记为为顶点vi在裸片上的x、y初始分配位置，为超边e在裸片上的x、y分配位置。
14、优选地，fiduccia mattheyses算法的代价函数调整为在最小网表切割数的基础上，以加权的方式综合考虑到上下层异质行高、单元在不同工艺下的宽度差异、网表在2d试布局中的分布后得到，代价函数如下：
15、
16、其中，zi表示顶点vi的假设裸片分配，记z0对应为编号为0的顶层裸片，z1对应为编号为1的底层裸片；是涉及vi的切割超边的数量；σe,1、σe,0对应为不同裸片上分布方差的平方根，其中下标“e,0”和下标“e,1”是超边e中分配在编号为0和1的裸片中；k1、k2、k3为预设的加权系数。
17、优选地，在完成初始位置分配后，基于2d试布局网表的连接关系进行聚类，包括：
18、根据连接顶点的数量对网表单元的超边集合从小到大排序，顶点数量相同的根据半周线长从小到大排序；
19、当前轮聚类先根据排序遍历超边，选择内部顶点还未被其他超边聚类的超边，并将内部顶点聚类成一个簇；
20、通过第二次遍历来捕捉前一次遍历没有聚类上的单元，在遍历过程中，被访问的超边中的无关联顶点形成自己的簇，不属于任何已收缩超边的顶点被直接保留到下一个聚类层级中。
21、优选地，聚类后新生成的簇的等效面积不同裸片分配zi下对应的宽度2d试布局后的新分配位置满足以下映射关系：
22、
23、
24、
25、其中，为属于顶点vi集合中顶点vj的等效面积；为顶点vj在不同裸片分配zi下对应的宽度，zi表示顶点vi的假设裸片分配，记z0对应编号为0的顶层裸片，z1对应编号为1的底层裸片；初始分配位置为
26、优选地，在执行fiduccia mattheyses算法中，根据当前移动增益从大到小的顺序移动节点并锁定，并当所有节点均都被移动后，在两个裸片划分间满足面积平衡且总收益最高的移动序列作为当前轮迭代的解。
27、优选地，针对划分得到结果中，跨两块裸片的网络连接利用通孔堆叠或面对面堆叠键合实现。
28、本说明书实施例还提供一种基于2d试布局三维集成电路划分装置，包括：
29、预分配模块：等比例扩大底层裸片版本文档来自技高网...
【技术保护点】
1.一种基于2D试布局三维集成电路划分方法，其特征在于，包括：
2.根据权利要求1所述的基于2D试布局三维集成电路划分方法，其特征在于，在2D试布局中，对于网表单元的任意一条超边e，获得该超边在2D试布局中的半周线长HPWL和网络内单元的分布方差其中半周线长HPWL和分布方差分布如下：
3.根据权利要求2所述的基于2D试布局三维集成电路划分方法，其特征在于，FiducciaMattheyses算法的代价函数调整为在最小网表切割数的基础上，以加权的方式综合考虑到上下层异质行高、单元在不同工艺下的宽度差异、网表在2D试布局中的分布后得到的代价，代价函数如下：
4.根据权利要求1所述的基于2D试布局三维集成电路划分方法，其特征在于，基于2D试布局网表的连接关系进行聚类，包括：
5.根据权利要求4所述的基于2D试布局三维集成电路划分方法，其特征在于，聚类后新生成的簇的等效面积不同裸片分配zi下对应的宽度2D试布局后的新分配位置满足以下映射关系：
6.根据权利要求1所述的基于2D试布局三维集成电路划分方法，其特征在于，在执行Fid
7.根据权利要求1-6中任意一项所述的基于2D试布局三维集成电路划分方法，其特征在于，针对划分得到结果中，跨两块裸片的网络连接利用通孔堆叠或面对面堆叠键合实现。
8.一种基于2D试布局三维集成电路划分装置，其特征在于，包括：
9.一种电子设备，其特征在于，包括：
10.一种计算机存储介质，其特征在于，所述计算机存储介质存储有计算机可执行指令，所述计算机可执行指令被处理器执行时执行：如权利要求1-7中任一项所述的基于2D试布局三维集成电路划分方法。
...【技术特征摘要】
1.一种基于2d试布局三维集成电路划分方法，其特征在于，包括：
2.根据权利要求1所述的基于2d试布局三维集成电路划分方法，其特征在于，在2d试布局中，对于网表单元的任意一条超边e，获得该超边在2d试布局中的半周线长hpwl和网络内单元的分布方差其中半周线长hpwl和分布方差分布如下：
3.根据权利要求2所述的基于2d试布局三维集成电路划分方法，其特征在于，fiducciamattheyses算法的代价函数调整为在最小网表切割数的基础上，以加权的方式综合考虑到上下层异质行高、单元在不同工艺下的宽度差异、网表在2d试布局中的分布后得到的代价，代价函数如下：
4.根据权利要求1所述的基于2d试布局三维集成电路划分方法，其特征在于，基于2d试布局网表的连接关系进行聚类，包括：
5.根据权利要求4所述的基于2d试布局三维集成电路划分方法，其特征在于，聚类后新生成的簇的等效面积不同裸片分配...
【专利技术属性】
技术研发人员：邹鹏，童星雨，蔡志杰，魏民，
申请(专利权)人：上海立芯软件科技有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。