形成半导体元件及其金属栅极堆叠的方法技术

本发明专利技术提供一种形成半导体元件及其金属栅极堆叠的方法，包括下列步骤：于一蚀刻腔室内，通过一图案化掩模的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该半导体基底上的一多晶硅层及一金属栅极层；于该蚀刻腔室内提供一水蒸汽至该半导体基底，以移除位于该半导体基底上的一盖层；以及于该蚀刻腔室内对该半导体基底进行一第二干蚀刻步骤，以移除一高介电常数（ｈｉｇｈ　ｋ）介电材料层。本发明专利技术具有工艺简单、制造周期短及有效降低成本的优点。

【技术实现步骤摘要】

本专利技术涉及半导体元件的制造方法，特别涉及半导体元件的金属栅极堆 叠的制造方法。
技术介绍
当例如金属氧化物半导体场效应晶体管(metal-oxide-semiconductor field-effect transistor; MOSFET)的半导体元件随着各种技术节点(technology node)的改变而微縮化时，高介电常数(high k)介电材料及金属被用来形成栅 极堆叠(gate stack)。于一形成金属栅极堆叠(metal gate stack)的方法中，需进 行多个干蚀刻步骤及湿蚀刻步骤。举例而言，当盖层设置于highk介电材料 层及金属栅极层之间时，需要在两个干蚀刻步骤之间进行一湿蚀刻步骤以移 除盖层，并减少严重影响产品特性的残余物。因此，为形成金属栅极堆叠， 需要进行多重蚀刻步骤且应用多个蚀刻装置。在此例子中，蚀刻方法包括一 干蚀刻步骤、 一湿蚀刻步骤、以及一第二干蚀刻步骤。然而，如此金属栅极 蚀刻方法具有工艺复杂及制造周期时间长的缺点，且提高了制造成本。
技术实现思路
为了解决现有技术存在的上述问题，本专利技术提供一种形成半导体元件的金属栅极堆叠的方法，包括下列步骤于一蚀刻腔室内，通过一图案化掩模 的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该 半导体基底上的一多晶硅层及一金属栅极层；于该蚀刻腔室内提供一水蒸汽 至该半导体基底，以移除位于该半导体基底上的一盖层；以及于该蚀刻腔室 内对该半导体基底进行一第二干蚀刻步骤，以移除一高介龟常数(highk)介电 材料层。本专利技术也提供一种形成半导体元件的金属栅极堆叠的方法，包括下列步 骤于一蚀刻腔室内，通过一图案化掩模的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该半导体基底上的一栅极金属层；于 该蚀刻腔室内提供一氧等离子体及氩等离子体中的至少一个至该半导体基 底，以移除一盖层；于该蚀刻腔室内对该半导体基底进行一第二干蚀刻步骤, 以移除一 high k介电材料层；以及对该半导体基底进行一湿蚀刻步骤以移除 一聚合残余物。本专利技术还提供一种形成半导体元件的方法，包括下列步骤于一蚀刻腔 室内对一半导体基底进行一第一干蚀刻步骤以移除位一金属栅极层；于该蚀 刻腔室内提供一水蒸汽、氧等离子体、及氩等离子体中的至少一个至该半导 体基底以移除一盖层；以及于该蚀刻腔室内对该半导体基底进行一第二干蚀 刻步骤以移除一 high k介电材料层，借此形成一栅极堆叠。本专利技术具有工艺简单、制造周期短及有效降低成本的优点。附图说明图1为根据本专利技术概念所构成的一实施例的方法100的流程图，用以形 成具有金属栅极堆叠的半导体元件。图2为根据本专利技术概念的一实施例，其所形成的具有金属栅极堆叠的半 导体结构的剖面图。上述附图中的附图标记说明如下210~基底；212 氧化硅层；214 高介电常数介电材料层；216~盖层；218~ 金属栅极层；220 多晶硅层；222-图案化掩模。具体实施例方式有关各实施例的制造和使用方式如以下所详述。然而，值得注意的是， 本专利技术所提供的各种可应用的专利技术概念依具体内文的各种变化据以实施，且 在此所讨论的具体实施例仅是用来显示具体使用和制造本专利技术的方法，而不 用以限制本专利技术的范围。以下通过各种附图及例式说明本专利技术较佳实施例的 制造过程。在本专利技术各种不同的各种实施例和附图中，相同的符号代表相同 或类似的元件。此外，当一层材料层是位于另一材料层或基板之上时，其可 以是直接位于其表面上或另外插入有其他中介层。图1为根据本专利技术概念所构成的一实施例的方法100的流程图，用以形成具有金属栅极堆叠(metal gate stack)的半导体元件。图2为一实施例所形成 的具有金属栅极堆叠的半导体结构200的剖面图。半导体元件的形成方法100 参照图l及图2作说明。方法100起始于步骤102，提供一半导体基底210。半导体基底210包 括硅。半导体基底210也可包括锗(germanium)或硅锗(silicongermanium)。在 其他实施例中，可使用其他半导体材料用作半导体基底210，例如钻石 (diamond)、碳化硅(silicon carbide; SiC)、石申化镓(gallium arsenic; GaAs)、磷砷 化镓(gallium arsenic phosphorous; GaAsP)、 石申化铝铟 (aluminum indium arsenic; AlInAs)、石申化铝镓(aluminum gallium arsenic; AlGaAs)、磷化镓铟 (gallium indium phosphorus; GalnP)、或其其他适合的组合。方法100进行至步骤104，于半导体基底210上形成多个金属栅极堆叠 材料层(metal-gate画stack material layers)。在一实施例中，高介电常数(high k) 介电材料层形成于半导体基底上。金属栅极层形成于high k介电材料层上。 此外，盖层更插介于highk介电材料层及金属栅极层之间。highk介电材料 层是以适当的方法形成，例如原子层沉积法(atomic layer deposition; ALD)。 其他形成high k介电材料层的方法包括金属有机化学气相沉积法(metal organic chemical vapor deposition; MOCVD)、物理气相沉禾只法(physical vapor deposition; PVD)、紫外光臭氧氧化法(ultraviolet UV-Ozone Oxidation)、及分 子束外延法(molecular beam epitaxy; MBE)。在一实施例中，high k介电材料 包括氧化铪(hafnium oxide; HfO2)。在其他实施例中，highk介电材料包括氧 化铝(aluminum oxide; Al2O3)。或者是，high k介电材料包括金属氮化物(metal nitride)、金属硅化物(metal silicate)、或其他金属氧化物(metal oxide)。金属栅极层是以PVD法或其他适合的方法形成。金属栅极层包括氮化 钛(titanium nitride)。在其他实施例中，金属栅极层包括氮化钽(tantalum nitride)、氮化牵目(molybdenum nitride)、或氮f七铝钛(titanium aluminum nitride)。 盖层插介于high k介电材料层及金属栅极层之间。盖层包括氧化镧(lanthanum oxide; LaO)。盖层也可包括其他适合的材料。图2显示一实施例的金属栅极层，并叙述如下。薄热氧化硅层212形成 于硅基底210上。以ALD法或其他适合的方法于热氧化硅层212上形成high k介电材料层214。 Wghk介电材料包括氧化铪(Hf02)或其他适合的材料。盖层216形成于high k介电材料层214上。盖层216包括氧化镧或其他适合的 材料。以PVD法或其他适合的方法于盖层216上形成金属栅极层218。金属 栅极层包括氮化钛或其他前述适合的材料。以CVD法或其他适合的方法于 金属栅极层218上形成多晶硅层220本文档来自技高网...

【技术保护点】
一种形成半导体元件的金属栅极堆叠的方法，包括下列步骤：　于一蚀刻腔室内，通过一图案化掩模的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该半导体基底上的一多晶硅层及一金属栅极层；　于该蚀刻腔室内提供一水蒸汽至该半 导体基底，以移除位于该半导体基底上的一盖层；以及　于该蚀刻腔室内对该半导体基底进行一第二干蚀刻步骤，以移除一高介电常数介电材料层。

【技术特征摘要】
US 2008-8-18 61/089,762;US 2009-2-6 12/367,3991.一种形成半导体元件的金属栅极堆叠的方法，包括下列步骤于一蚀刻腔室内，通过一图案化掩模的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该半导体基底上的一多晶硅层及一金属栅极层；于该蚀刻腔室内提供一水蒸汽至该半导体基底，以移除位于该半导体基底上的一盖层；以及于该蚀刻腔室内对该半导体基底进行一第二干蚀刻步骤，以移除一高介电常数介电材料层。2. 如权利要求1所述的形成半导体元件的金属栅极堆叠的方法，还包括 于进行该第二干蚀刻步骤后，对该半导体基底进行一湿蚀刻步骤以移除一聚 合残余物。3. 如权利要求1所述的形成半导体元件的金属栅极堆叠的方法，其中该 盖层包括氧化镧。4. 如权利要求1所述的形成半导体元件的金属栅极堆叠的方法，其中该 提供水蒸汽的步骤包括提供水至该盖层，且具有大于约30埃/每分钟的蚀刻 速率。5. 如权利要求1所述的形成半导体元件的金属栅极堆叠的方法，其中该 金属栅极层包括氮化钛。6. 如权利要求1所述的形成半导体元件的金属栅极堆叠的方法，其中该 金属栅极层包括一择自由氮化钽、氮化钼、及钛铝氮化物所构成的组的导电 材料。7. —种形成半导体元件的金属栅极堆叠的方法，包括下列步骤 于一蚀刻腔室内，通过一图案化掩模的定义栅极区的开口对一半导体基底进行一第一干蚀刻步骤，以移除位于该半导体基底上的一栅极金属层；于该蚀刻腔室...

【专利技术属性】
技术研发人员：林志忠，林益安，陈嘉仁，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71[]