【技术实现步骤摘要】
本专利技术涉及电子，尤其涉及一种无毛刺零延时的分频时钟切换电路。
技术介绍
1、当前在大规模芯片中，常常需要用到时钟分频切换电路，同一模块可以工作在多个时钟频率下进而达到节省功耗的目的。而在支持时钟的任意分频，而且保证（1分频）时钟切换时做到无毛刺低延迟是保证系统稳定运行的重要基础。
2、传统的任意分频电路由基础的分频电路加上无毛刺时钟切换选择器，来保证时钟分频没有毛刺，该方式虽能做到无毛刺切换，但在切换时会存在延迟。同时对于时钟的约束也将变得复杂。
3、如图1所示，原始时钟clk和分频时钟divclk可以通过状态锁存的方式完成无毛刺时钟切换，由于状态锁存寄存器是在各自的时钟域下处理的，若两个时钟频率相差较大，会在时钟切换时出现较大的延迟。
技术实现思路
1、本专利技术提供了一种无毛刺低延时的分频时钟切换电路，包括可编程延时单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器，原始时钟通过基本分频组合逻辑电路产生分频时钟，将分频时钟在源时钟下通过第一触发器寄存得到信号div_rr，所述可编程延时单元用于对分频时钟进行寄存得到信号div_dr，所述逻辑处理单元用于对信号div_rr和信号div_dr进行与逻辑得到控制信号div_comb；
2、该分频时钟切换电路还包括时钟门控单元、输出模块，所述时钟门控单元用于将分频时钟做为门控使能信号，得到门控时钟信号icg_o；所述输出模块分别与所述时钟门控单元和所述逻辑处理单元相连，所述输出模块用于将门控时钟
3、作为本专利技术的进一步改进，通过可编程延时单元调整控制信号div_comb高电平处于源时钟最开始的上升沿与最后一个下降沿范围内，保证输出的时钟clk_out的上升边沿和下降边沿都是来自原始时钟clk。
4、作为本专利技术的进一步改进，所述可编程延时单元能够配置延迟时长。
5、作为本专利技术的进一步改进，所述可编程延时单元配置的延迟时间小于源时钟的时钟周期。
6、作为本专利技术的进一步改进，所述可编程延时单元配置的延迟时间小于源时钟的半个时钟周期。
7、作为本专利技术的进一步改进，该分频时钟切换电路还包括第二触发器，原始时钟经过可编程延时单元得到一个相位移动的延时时钟用于对分频时钟通过第二触发器得到信号div_dr。
8、作为本专利技术的进一步改进，所述逻辑处理单元分别与所述第一触发器和所述第二触发器相连，所述第一触发器用于将信号div_rr送入所述逻辑处理单元，所述第二触发器用于将信号div_dr送入所述逻辑处理单元。
9、作为本专利技术的进一步改进，所述可编程延时单元包括延时基本单元、mux选择器，所述延时基本单元为多个，多个所述延时基本单元串联，输入原始时钟做为输入时钟，通过多个延时基本单元给到mux 选择器进行选择，所述mux 选择器输出延时时钟信号。
10、本专利技术的有益效果是：本专利技术的分频时钟切换电路可以在源时钟与分频时钟之间做到无毛刺低延迟的切换，同时，基于该电路输出的分频时钟是基于源时钟通过时钟门控输出，可以做到与源时钟严格对齐同步。
本文档来自技高网...【技术保护点】
1.一种无毛刺低延时的分频时钟切换电路，其特征在于：包括可编程延时单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器，原始时钟通过基本分频组合逻辑电路产生分频时钟，将分频时钟在源时钟下通过第一触发器寄存得到信号DIV_RR，所述可编程延时单元用于对分频时钟进行寄存得到信号DIV_DR，所述逻辑处理单元用于对信号DIV_RR和信号DIV_DR进行与逻辑得到控制信号DIV_comb；
2.根据权利要求1所述的分频时钟切换电路，其特征在于：通过可编程延时单元调整控制信号DIV_comb高电平处于源时钟最开始的上升沿与最后一个下降沿范围内，保证输出的时钟clk_out的上升边沿和下降边沿都是来自原始时钟CLK。
3.根据权利要求1所述的分频时钟切换电路，其特征在于：所述可编程延时单元能够配置延迟时长。
4.根据权利要求3所述的分频时钟切换电路，其特征在于：所述可编程延时单元配置的延迟时间小于源时钟的时钟周期。
5.根据权利要求4所述的分频时钟切换电路，其特征在于：所述可编程延时单元配置的延迟时间小于源时钟的半个时钟周期。
6.
7.根据权利要求6所述的分频时钟切换电路，其特征在于：所述逻辑处理单元分别与所述第一触发器和所述第二触发器相连，所述第一触发器用于将信号DIV_RR送入所述逻辑处理单元，所述第二触发器用于将信号DIV_DR送入所述逻辑处理单元。
8.根据权利要求6所述的分频时钟切换电路，其特征在于：所述可编程延时单元包括延时基本单元、MUX选择器，所述延时基本单元为多个，多个所述延时基本单元串联，输入原始时钟做为输入时钟，通过多个延时基本单元给到MUX 选择器进行选择，所述MUX 选择器输出延时时钟信号。
...【技术特征摘要】
1.一种无毛刺低延时的分频时钟切换电路，其特征在于：包括可编程延时单元、逻辑处理单元、基本分频组合逻辑电路、第一触发器，原始时钟通过基本分频组合逻辑电路产生分频时钟，将分频时钟在源时钟下通过第一触发器寄存得到信号div_rr，所述可编程延时单元用于对分频时钟进行寄存得到信号div_dr，所述逻辑处理单元用于对信号div_rr和信号div_dr进行与逻辑得到控制信号div_comb；
2.根据权利要求1所述的分频时钟切换电路，其特征在于：通过可编程延时单元调整控制信号div_comb高电平处于源时钟最开始的上升沿与最后一个下降沿范围内，保证输出的时钟clk_out的上升边沿和下降边沿都是来自原始时钟clk。
3.根据权利要求1所述的分频时钟切换电路，其特征在于：所述可编程延时单元能够配置延迟时长。
4.根据权利要求3所述的分频时钟切换电路，其特征在于：所述可编程延时单元配置的延迟时间小于源时钟的时钟周期。<...
【专利技术属性】
技术研发人员：陈千里，陈艳领，彭嘉男，
申请(专利权)人：深圳中微电科技有限公司，
类型：发明
国别省市：
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