一种基于ＡＨＢ总线结构的总线监听方法及装置制造方法及图纸

本发明专利技术公开了一种基于ＡＨＢ总线结构的总线监听装置及方法，用于ＡＨＢ总线结构的单处理器系统，所述总线监听装置设置于存储控制部件与ＡＨＢ总线之间，用于过滤总线主设备发出的访存请求，在该总线监听装置监听命中影响Ｃａｃｈｅ一致性的访存请求时，通知处理器进行Ｃａｃｈｅ一致性处理，并阻止引发监听命中的访存请求访问所述存储控制部件，直至Ｃａｃｈｅ一致性处理结束。

【技术实现步骤摘要】

本专利技术涉及系统芯片(System-on-Chip，以下简称为SoC)中保证缓存 (Cache) —致性的总线监听技术，特别是一种基于AHB (Advanced High-performance Bus)总线结构的单处理器SoC芯片的总线监听方法及装置。
技术介绍
半导体工艺的进步和集成电路设计技术的发展，使得在单一芯片上集成整 个系统的功能部件成为可能。目前，SoC己经成为当今集成电路的主流技术。 SoC结构设计中，保证缓存一致性的方法对于整个系统的性能具有一定的影 响。在处理器中，Cache保存了主存中的数据副本，如果总线上的主设备访问 主存，则可能导致Cache中的数据与主存中不一致，产生Cache—致性问题。 为了解决Cache—致性问题，可以采用软硬件协同的数据保护措施。常见的保 护措施有总线监听，软件冲洗或者直接将总线设备的访存空间设置为不被 Cache缓存，即Non-Cacheable。总线监听技术，即随时监听总线上的访存请求，如果访存请求有可能导致 Cache —致性被破坏，比如总线主设备访问某个已经存在于Cache中的主存数 据，则通知处理器进行必要的Cache—致性处理，例如将Cache数据回写内存 或者将此Cache行置为无效，从而保证Cache—致性。软件冲洗技术需要Cache提供冲洗(Clean)和无效(Invalidate)等功能， 由软件负责在总线主设备进行访存前后进行Cache的冲洗等操作以保证Cache 一致性。软件冲洗技术经常需要将整个Cache进行冲洗或无效，因此效率较低， 对性能影响较大。一个更为简单的方法是将总线主设备可能访问的内存空间全部设置为不 被Cache缓存，无论是总线主设备还是处理器都直接访问内存中的数据，因此 不存在Cache —致性的问题。但是，这样做实际上部分地抛弃了加入Cache获取的性能，对于整个系统的性能影响很大。由此可见，对于一般的SoC系统，在硬件上实现总线监听机制以保证Cache 一致性可以取得较高的性能。现有技术在嵌入式微处理器领域内取得的巨大成功，使得基于AHB的总 线结构成为这一领域内最为广泛采用的总线架构。但是，已有的基于AHB总 线结构的SoC主要采用了软件冲洗和设置地址空间为不被Cache缓存等策略， 尤其是对于单处理器的总线结构，总线监听技术尚未存在较为成熟的实现方法 和实例。
技术实现思路
本专利技术所要解决的技术问题在于，提供一种基于AHB总线结构的总线监 听方法及装置，提供了一种高效灵活的总线监听手段，以保证Cache和主存中 存储数据的一致性。为达到上述目的，本专利技术提供的基于AHB总线结构的总线监听装置，用 于AHB总线结构的单处理器系统，其特征在于，所述总线监听装置设置于存 储控制部件与AHB总线之间，用于过滤总线主设备发出的访存请求，在该总 线监听装置监听命中影响Cache —致性的访存请求时，通知处理器进行Cache 一致性处理，并阻止引发监听命中的访存请求访问所述存储控制部件，直至 Cache —致性处理结束。上述基于AHB总线结构的总线监听装置，其特征在于，所述总线监听装 置进一步包括总线监听部件、监听通讯部件、处理器交易分发部件及访存f中 裁部件，其中，该总线监听部件，用于监听总线主设备的访存请求，并在监听命中时通过该监听通讯部件通知处理器进行Cache —致性的处理；监听通讯部件，用于在该总线监听部件与处理器之间建立通讯； 该处理器交易分发部件，用于发送处理器对主存和总线设备的访问请求； 该访存仲裁部件，用于在所述处理器和总线主设备同时访问所述存储控制部件时，进行处理器与总线主设备访问所述存储控制部件的权限仲裁。上述基于AHB总线结构的总线监听装置，其特征在于，所述总线监听部件还包括 一地址比较逻辑模块，用于进行输入访存地址与Cacheable地址空于Cacheable的地址空间内，则输出监听命 中信号。上述基于AHB总线结构的总线监听装置，其特征在于，所述总线监听部 件还包括第一多路选择器，用于通过选择控制逻辑生成空交易或者选择交易i青f言号 给存储控制部件，实现阻止或允许总线主设备与存储控制部件之间的访存交 易；第二多路选择器，用于通过选择控制逻辑生成SPLIT回应或者选择存储控 制部件的输出数据和回应发给总线，实现对总线主设备的回应或总线与存储控 制部件的连通。进一步的，本专利技术还提供了一种基于AHB总线结构的总线监听方法，通 过上述权利要求1 4中任一项所述的总线监听装置实现，其特征在于，包宇舌Cache —致性监听步骤，用于通过该总线监听装置监听总线上的主设备的 访存请求，过滤可能影响Cache—致性的访存请求；Cache—致性处理步骤，用于监听命中时，通过该总线监听装置通知处理 器进行相应的Cache —致性处理，并阻止引发监听命中的访存请求访问所述存 储控制部件，直至Cache—致性处理结束。上述总线监听方法，其特征在于，所述Cache—致性监听步骤，进一步包括对指定的Cacheable地址空间的多组寄存器进行配置，为每组寄存器指定 一个Cacheable地址空间；监听AHB总线上主设备访存请求，判断该访存请求是否影响Cache —致性；监听命中时，通知处理器进行Cache—致性处理。上述总线监听方法，其特征在于，所述判断该访存请求是否影响Cache — 致性，是要判断访存地址是否处于某个Cacheable地址空间内，如是，则发生 监听命中，否则监听不命中。上述总线监听方法，其特征在于，所述Cache—致性处理步骤，还包括一 SPLIT回应步骤，用于在发生监听命中时，通过所述总线监听装置向引发监听 命中的访存Cache —致性处理完成后，弓I发本次Cache —致性处理的主设备再次访问之前， 向其他访存请求的主设备全部返回SPLIT回应，使其他主设备暂停工作。上述总线监听方法，其特征在于，在Cache—致性处理完成之后，引发本 次Cache —致性处理的主设备再次访问之前，访问仲裁部件拒绝该主设备之外 的任何设备访问存储控制部件。上述总线监听方法，其特征在于，在发生监听命中时，总线监听装置的监 听部件在等待处理器进行Cache —致性处理的同时，仍然可以接受其他总线主 设备的访存请求。与现有技术相比，本专利技术提供的基于AHB总线结构的监听方法及装置， 具有如下特点(1) Cacheable地址空间寄存器可自由配置；(2) 在等待Cache —致性处理的同时仍然可以接受其他总线主设备的访存请求；(3) 通过SPLIT的回应方式保证了每个主设备的访存请求都是有序的；(4) 通过SPLIT的回应方式避免了系统中可能出现的死锁。 基于上述特点，本专利技术提供了一种高效灵活的总线监听手段，并利用AHB总线独有的SPLIT处理机制解决了 AHB总线结构中的Cache —致性问 题，以保证Cache和主存中存储数据的一致性。附图说明图1为本专利技术总线监听装置的结构框图及该装置在系统中的位置示意图；图2为本专利技术中总线监听部件判断访存地址是否处于Cacheable地址空间 内的地址判断逻辑示意；图3为本专利技术中总线监听部件对存储控制部件与总线之间交易信号的选 择逻辑示意；图4为本专利技术总线监听方法的具体实施例本文档来自技高网...

【技术保护点】
一种基于ＡＨＢ总线结构的总线监听装置，用于ＡＨＢ总线结构的单处理器系统，其特征在于，所述总线监听装置设置于存储控制部件与ＡＨＢ总线之间，用于过滤总线主设备发出的访存请求，在该总线监听装置监听命中影响Ｃａｃｈｅ一致性的访存请求时，通知处理器进行Ｃａｃｈｅ一致性处理，并阻止引发监听命中的访存请求访问所述存储控制部件，直至Ｃａｃｈｅ一致性处理结束。

【技术特征摘要】
CN 2008-8-15 200810118398.31.一种基于AHB总线结构的总线监听装置，用于AHB总线结构的单处理器系统，其特征在于，所述总线监听装置设置于存储控制部件与AHB总线之间，用于过滤总线主设备发出的访存请求，在该总线监听装置监听命中影响Cache一致性的访存请求时，通知处理器进行Cache一致性处理，并阻止引发监听命中的访存请求访问所述存储控制部件，直至Cache一致性处理结束。2、 根据权利要求1所述的基于AHB总线结构的总线监听装置，其特征在于，所述总线监听装置进一步包括总线监听部件、监听通讯部件、处理器交易分发部件及访存仲裁部件，其中，该总线监听部件，用于监听总线主设备的访存请求，并在监听命中时通过该监听通讯部件通知处理器进行Cache —致性的处理；监听通讯部件，用于在该总线监听部件与处理器之间建立通讯；该处理器交易分发部件，用于发送处理器对主存和总线设备的访问i青求；该访存仲裁部件，用于在所述处理器和总线主设备同时访问所述存〗诸控制部件时，进行处理器与总线主设备访问所述存储控制部件的权限仲裁。3、 根据权利要求2所述的基于AHB总线结构的总线监听装置，其t寺征在于，所述总线监听部件还包括 一地址比较逻辑模块，用于进行输入访存t也址与Cacheable地址空间寄存器的比较，并在访存地址处于Cacheable的地址空间内，则输出监听命中信号。4、 根据权利要求2所述的基于AHB总线结构的总线监听装置，其特征在于，所述总线监听部件还包括第一多路选择器，用于通过选择控制逻辑生成空交易或者选择交易请信号给存储控制部件，实现阻止或允许总线主设备与存储控制部件之间的i方存交易；第二多路选择器，用于通过选择控制逻辑生成SPLIT回应或者选择存储控制部件的输出数据和回应发给总线，实现对总线主设备的回应或总线与存储控制部件的连通。5、 一种基于AHB总线结构...

【专利技术属性】
技术研发人员：程旭，陆俊林，庞九凤，佟冬，施云峰，
申请(专利权)人：北京北大众志微系统科技有限责任公司，
类型：发明
国别省市：11[中国|北京]