【技术实现步骤摘要】
本专利技术涉及电子测试，尤其涉及一种ate测试信号的延时测量方法、装置、设备及介质。
技术介绍
1、自动测试机(automatic test equipment，ate)是一种集成多种高精度、高性能测试测量功能的高端半导体设备。在集成电路的研发、生产过程中，半导体测试贯穿设计、制造、封装、应用全过程，包括验证测试、晶圆测试、封装检测等，是良率提升和成本管理的重要环节，因此，ate是半导体产业赖以生存的设备。
2、时序精度是ate一个非常关键的技术指标，现有的ate对待测半导体芯片(designunder test，dut)进行多通道并行测试时，其精准同步能力直接决定了ate的测试性能。
3、在衡量ate的同步能力时，ate测试信号从开始到结束之间的时间间隔是一个较为有效的评估指标。因此，要想实现ate高标准的同步，对ate测试信号从开始到结束之间的延时进行测量，是非常有必要的。
技术实现思路
1、本专利技术提供了一种ate测试信号的延时测量方法、装置、设备及介质，可以降低ate测试信号的延时测量成本，提高测量精度。
2、根据本专利技术的一方面，提供了一种ate测试信号的延时测量方法，所述方法包括：
3、获取待测的目标信号，根据所述目标信号的开始脉冲，将所述目标信号输入至延迟进位链逻辑电路；
4、其中，所述延迟进位链逻辑电路包括多个级联的进位电路，尾端进位电路连接非门，所述非门的输出结果和第一进位电路的输出结果通过与门输入第
5、所述延迟进位链逻辑电路中的第二进位电路至尾端进位电路之间的多个级联的进位电路，与所述非门以及与门构成了延迟进位链环路；
6、控制所述目标信号通过延迟进位链逻辑电路进行逐级循环传递，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时；
7、根据所述第一延时与第二延时，确定目标信号开始至结束之间的目标延时。
8、可选的，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时，包括：
9、根据尾端进位电路输出结果的翻转信息，对计数器的计数值进行更新；
10、根据每个进位电路的实时输出结果，确定与每个进位电路对应的异步清零锁存器的锁存值；
11、根据目标信号的结束脉冲，分别获取计数器对应的当前计数值以及各异步清零锁存器的当前锁存值；
12、根据所述当前计数值确定第一延时，并根据所述当前锁存值确定第二延时。
13、可选的，根据尾端进位电路实时输出结果的翻转信息，对计数器的计数值进行更新，包括：
14、检测到尾端进位电路输出结果对应上升沿时，对第一计数器的计数值进行更新；
15、检测到尾端进位电路输出结果对应下降沿时，对第二计数器的计数值进行更新。
16、可选的，根据所述当前计数值确定第一延时，包括：
17、将第一计数器的当前计数值与第二计数器的当前计数值进行相加，得到目标计数值；
18、将所述目标计数值与延迟进位链环路对应的环路延时作积，得到第一延时。
19、可选的，在将所述目标计数值与延迟进位链环路对应的环路延时作积，得到第一延时之前，还包括：
20、获取延迟进位链环路中，第一进位电路输入至尾端进位电路输出之间的链延时；
21、获取延迟进位链环路中尾端进位电路输出环回至第一进位电路输入之间的走线延时以及逻辑延时；
22、根据所述链延时、走线延时以及逻辑延时，确定延迟进位链环路对应的环路延时。
23、可选的，根据所述当前锁存值确定第二延时包括：
24、根据每个异步清零锁存器的当前锁存值，获取设定锁存值的目标数量；
25、将所述目标数量与相邻两个进位电路之间的时间间隔作积，得到第二延时。
26、可选的，在将所述目标数量与相邻两个进位电路之间的时间间隔作积，得到第二延时之前，还包括：
27、获取进位电路对应的内部延时，以及相邻两个进位电路之间的走线延时；
28、根据所述内部延时以及相邻两个进位电路之间的走线延时，确定所述相邻两个进位电路之间的时间间隔。
29、根据本专利技术的另一方面，提供了一种ate测试信号的延时测量装置，所述装置包括：
30、信号输入模块，用于获取待测的目标信号，根据所述目标信号的开始脉冲，将所述目标信号输入至延迟进位链逻辑电路；
31、其中，所述延迟进位链逻辑电路包括多个级联的进位电路，尾端进位电路连接非门，所述非门的输出结果和第一进位电路的输出结果通过与门输入第二进位电路；
32、所述延迟进位链逻辑电路中的第二进位电路至尾端进位电路之间的多个级联的进位电路，与所述非门以及与门构成了延迟进位链环路；
33、信号传递模块，用于控制所述目标信号通过延迟进位链逻辑电路进行逐级循环传递，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时；
34、目标延时确定模块，用于根据所述第一延时与第二延时，确定目标信号开始至结束之间的目标延时。
35、根据本专利技术的另一方面，提供了一种电子设备，所述电子设备包括：
36、至少一个处理器；以及
37、与所述至少一个处理器通信连接的存储器；其中，
38、所述存储器存储有可被所述至少一个处理器执行的计算机程序，所述计算机程序被所述至少一个处理器执行，以使所述至少一个处理器能够执行本专利技术任一实施例所述的ate测试信号的延时测量方法。
39、根据本专利技术的另一方面，提供了一种计算机可读存储介质，所述计算机可读存储介质存储有计算机指令，所述计算机指令用于使处理器执行时实现本专利技术任一实施例所述的ate测试信号的延时测量方法。
40、本专利技术实施例提供的技术方案，通过获取待测的目标信号，根据目标信号的开始脉冲，将目标信号输入至延迟进位链逻辑电路，控制目标信号通过延迟进位链逻辑电路进行逐级循环传递，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时，根据第一延时与第二延时确定目标信号开始至结束之间的目标延时，并将延迟进位链逻辑电路设计为环形结构的技术手段，可以使得信号传递过程中重复使用相同的进位电路，不仅减小了进位电路延时时间不一致对延时测量结果的影响，而且还可以节约fpga的进位链资源，在保证延迟进位链逻辑电路结构简单可靠、资源开销低的同时，通过采用粗延时时间与细延时时间分别确定的计算机制，可以提高ate测试信号延时测量结果的精度。
41、应当理解，本部分所描述的内容并非旨在标识本专利技术的实施例的关键或重要特征，也不用于限制本专利技术的范围。本专利技术的其它特征将通过以下的说明书而变得容易理解。
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1.一种ATE测试信号的延时测量方法，其特征在于，所述方法包括：
2.根据权利要求1所述的方法，其特征在于，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时，包括：
3.根据权利要求2所述的方法，其特征在于，根据尾端进位电路实时输出结果的翻转信息，对计数器的计数值进行更新，包括：
4.根据权利要求3所述的方法，其特征在于，根据所述当前计数值确定第一延时，包括：
5.根据权利要求4所述的方法，其特征在于，在将所述目标计数值与延迟进位链环路对应的环路延时作积，得到第一延时之前，还包括：
6.根据权利要求2所述的方法，其特征在于，根据所述当前锁存值确定第二延时包括：
7.根据权利要求6所述的方法，其特征在于，在将所述目标数量与相邻两个进位电路之间的时间间隔作积，得到第二延时之前，还包括：
8.一种ATE测试信号的延时测量装置，其特征在于，所述装置包括：
9.一种电子设备，其特征在于，所述电子设备包括：
10.一种计算机可读存储介质
...【技术特征摘要】
1.一种ate测试信号的延时测量方法，其特征在于，所述方法包括：
2.根据权利要求1所述的方法，其特征在于，根据目标信号结束脉冲对应时刻的循环总次数，以及各进位电路的实时输出结果，分别确定第一延时与第二延时，包括：
3.根据权利要求2所述的方法，其特征在于，根据尾端进位电路实时输出结果的翻转信息，对计数器的计数值进行更新，包括：
4.根据权利要求3所述的方法，其特征在于，根据所述当前计数值确定第一延时，包括：
5.根据权利要求4所述的方法，其特征在于，在将所述目标计数值与延迟进位链环路对应的环路延时作积，得到第一延时之...
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